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公開番号2024072452
公報種別公開特許公報(A)
公開日2024-05-28
出願番号2022183275
出願日2022-11-16
発明の名称半導体装置
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人 快友国際特許事務所
主分類H01L 29/78 20060101AFI20240521BHJP(基本的電気素子)
要約【課題】 アバランシェ電流による半導体装置の信頼性の低下を抑制する技術を提供する。
【解決手段】 半導体基板が、上部電極により覆われた中央領域と、絶縁膜により覆われた終端領域を有する。中央領域が、トレンチが設けられた素子領域と、トレンチが設けられていない中間領域を有する。半導体基板が、素子領域と中間領域に跨って分布しているボディ領域と、p型ピラー領域とn型ピラー領域が交互に配置されたスーパージャンクション領域を備える。p型ピラー領域が、素子領域内に配置された第1p型ピラー領域と、中間領域内に配置された第2p型ピラー領域を有する。第2p型ピラー領域を介して隣り合う2つのn型ピラー領域の中心間で測定されるp型不純物の量とn型不純物の量の差の絶対値が、第1p型ピラー領域を介して隣り合う2つのn型ピラー領域の中心間で測定されるp型不純物の量とn型不純物の量の差の絶対値よりも大きい。
【選択図】図3
特許請求の範囲【請求項1】
半導体装置(10)であって、
半導体基板(12)と、ゲート絶縁膜(24)と、ゲート電極(26)を備えており、
前記半導体基板が、前記半導体基板の上面(12a)が上部電極(70)により覆われている中央領域(14)と、前記中央領域の周囲に位置しているとともに前記上面が絶縁膜(29)により覆われている終端領域(16)とを有し、
前記中央領域が、前記上面に複数のゲートトレンチ(22)が設けられている素子領域(14a)と、前記素子領域と前記終端領域の間に位置しているとともに前記上面に前記ゲートトレンチが設けられていない中間領域(14b)とを有し、
前記ゲート絶縁膜が、前記ゲートトレンチの内面を覆っており、
前記ゲート電極が、前記ゲートトレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されており、
前記半導体基板が、
前記素子領域内に配置されており、前記上部電極に接しており、前記ゲート絶縁膜に接しているn型のソース領域(30)と、
前記素子領域と前記中間領域に跨って分布しており、前記素子領域と前記中間領域で前記上部電極に接しており、前記ソース領域の下側で前記ゲート絶縁膜に接しているp型のボディ領域(32)と、
前記ボディ領域よりも下側の深さ範囲において前記素子領域と前記中間領域に跨って分布しているスーパージャンクション領域(40)であって、複数のp型ピラー領域(42)と複数のn型ピラー領域(44)が横方向に交互に配置されている前記スーパージャンクション領域と、
を備えており、
複数の前記p型ピラー領域が、前記素子領域内に配置されているとともに前記ボディ領域に接続されている複数の第1p型ピラー領域(42a)と、前記中間領域内に配置されているとともに前記ボディ領域に接続されている複数の第2p型ピラー領域(42b)を有し、
前記第2p型ピラー領域を介して隣り合う2つの前記n型ピラー領域の中心間(L2)で測定されるp型不純物の量とn型不純物の量の差の絶対値が、前記第1p型ピラー領域を介して隣り合う2つの前記n型ピラー領域の中心間(L1)で測定されるp型不純物の量とn型不純物の量の差の絶対値よりも大きい、
半導体装置。
続きを表示(約 570 文字)【請求項2】
前記スーパージャンクション領域が、前記素子領域と前記中間領域と前記終端領域に跨って分布しており、
複数の前記p型ピラー領域が、前記終端領域内に配置されているとともに前記絶縁膜に接している第3p型ピラー領域(42c)を有しており、
前記第2p型ピラー領域を介して隣り合う2つの前記n型ピラー領域の中心間で測定されるp型不純物の量とn型不純物の量の差の絶対値が、前記第3p型ピラー領域を介して隣り合う2つの前記n型ピラー領域の中心間(L3)で測定されるp型不純物の量とn型不純物の量の差の絶対値よりも大きい、
請求項1に記載の半導体装置。
【請求項3】
前記第2p型ピラー領域の幅(w2)が、前記第1p型ピラー領域の幅(w1)よりも広い、請求項1に記載の半導体装置。
【請求項4】
隣り合う2つの前記第2p型ピラー領域を接続するとともに前記ボディ領域に接続されている複数のp型の接続領域(60)をさらに備えている、請求項1に記載の半導体装置。
【請求項5】
前記第2p型ピラー領域を介して配置される2つの前記接続領域が、前記第2p型ピラー領域と前記n型ピラー領域の配列方向に直交する方向においてそれぞれ異なる位置に配置されている、請求項4に記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本明細書に開示の技術は、半導体装置に関する。
続きを表示(約 3,000 文字)【背景技術】
【0002】
特許文献1には、中央領域と終端領域を有する半導体基板を備える半導体装置が開示されている。中央領域は、半導体基板の上面が上部電極により覆われた領域であり、終端領域は、中央領域の周囲に位置しているとともに半導体基板の上面が絶縁膜に覆われた領域である。この半導体装置では、ボディ領域よりも下側の深さ範囲に、p型ピラー領域とn型ピラー領域が横方向に交互に配置されているスーパージャンクション領域が設けられている。
【0003】
特許文献1の半導体装置は、オフするときに、p型ピラー領域とn型ピラー領域の境界のpn接合から横方向に空乏層が伸びる。これにより、n型ピラー領域の略全域が空乏化される。この半導体装置では、当該境界からn型ピラー領域に広がる空乏層によって耐圧が確保される。また、この半導体装置では、n型ピラー領域が空乏化され易いので、電流経路となるn型ピラー領域の不純物濃度を高くすることができ、オン抵抗を低減することができる。
【0004】
特許文献1の半導体装置がオフしている状態で、半導体基板内部のpn接合(例えば、p型ピラー領域とn型ピラー領域の境界のpn接合)へ逆方向バイアスの高電圧が印加されると、アバランシェ降伏が生じてアバランシェ電流が流れる。アバランシェ電流は、ボディ領域を介して上部電極へ流れる。終端領域でアバランシェ降伏が生じた場合、アバランシェ電流が中央領域内のボディ領域の端部(ボディ領域のうちの終端領域近傍の部分)を通って上部電極へ流れる。すなわち、ボディ領域の端部にアバランシェ電流が集中して流れ、当該端部に高い負荷が加わる。
【0005】
特許文献1では、中央領域においてスーパージャンクション領域のp型不純物量とn型不純物量をアンバランスにするすることで、中央領域の耐圧を終端領域の耐圧よりも低くしている。これにより、中央領域内でアバランシェ降伏を生じさせることができ、半導体装置に加わる負荷が低減される。
【先行技術文献】
【特許文献】
【0006】
特開2020-161559号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
特許文献1の半導体装置では、アバランシェ降伏が中央領域内で生じる。アバランシェ電流は、中央領域内のp型ピラー領域及びボディ領域を介して上部電極に流れる。このとき、アバランシェ電流が流れることにより、p型ピラー領域やボディ領域が発熱する。中央領域には、ゲートトレンチが設けられており、ボディ領域はゲート絶縁膜に接しているため、ボディ領域で生じた熱がゲート絶縁膜に伝わる。このため、繰り返しアバランシェ電流が流れると、ゲート絶縁膜に悪影響を及ぼし得る。その結果、特許文献1の技術では、半導体装置の信頼性が低下する。本明細書では、アバランシェ電流による半導体装置の信頼性の低下を抑制する技術を提供する。
【課題を解決するための手段】
【0008】
本明細書が開示する半導体装置(10)は、半導体基板(12)と、ゲート絶縁膜(24)と、ゲート電極(26)を備えている。前記半導体基板が、前記半導体基板の上面(12a)が上部電極(70)により覆われている中央領域(14)と、前記中央領域の周囲に位置しているとともに前記上面が絶縁膜(29)により覆われている終端領域(16)とを有している。前記中央領域が、前記上面に複数のゲートトレンチ(22)が設けられている素子領域(14a)と、前記素子領域と前記終端領域の間に位置しているとともに前記上面に前記ゲートトレンチが設けられていない中間領域(14b)とを有している。前記ゲート絶縁膜が、前記ゲートトレンチの内面を覆っている。前記ゲート電極が、前記ゲートトレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記半導体基板が、前記素子領域内に配置されており、前記上部電極に接しており、前記ゲート絶縁膜に接しているn型のソース領域(30)と、前記素子領域と前記中間領域に跨って分布しており、前記素子領域と前記中間領域で前記上部電極に接しており、前記ソース領域の下側で前記ゲート絶縁膜に接しているp型のボディ領域(32)と、前記ボディ領域よりも下側の深さ範囲において前記素子領域と前記中間領域に跨って分布しているスーパージャンクション領域(40)であって、複数のp型ピラー領域(42)と複数のn型ピラー領域(44)が横方向に交互に配置されている前記スーパージャンクション領域と、を備えている。複数の前記p型ピラー領域が、前記素子領域内に配置されているとともに前記ボディ領域に接続されている複数の第1p型ピラー領域(42a)と、前記中間領域内に配置されているとともに前記ボディ領域に接続されている複数の第2p型ピラー領域(42b)を有している。前記第2p型ピラー領域を介して隣り合う2つの前記n型ピラー領域の中心間(L2)で測定されるp型不純物の量とn型不純物の量の差の絶対値が、前記第1p型ピラー領域を介して隣り合う2つの前記n型ピラー領域の中心間(L1)で測定されるp型不純物の量とn型不純物の量の差の絶対値よりも大きい。
【0009】
上記の半導体装置では、半導体基板が、終端領域とゲートトレンチが設けられている素子領域との間に、上部電極に覆われているとともにゲートトレンチが設けられていない中間領域を有している。そして、中間領域内のp型ピラー領域(第2p型ピラー領域)を介して隣り合う2つのn型ピラー領域の中心間で測定されるp型不純物の量とn型不純物の量の差の絶対値が、素子領域内のp型ピラー領域(第1p型ピラー領域)を介して隣り合う2つのn型ピラー領域の中心間で測定されるp型不純物の量とn型不純物の量の差の絶対値よりも大きい。すなわち、中間領域の耐圧が素子領域の耐圧よりも低い。このため、上記の半導体装置では、素子領域よりも先に中間領域でアバランシェ降伏が生じる。中間領域には、ボディ領域が設けられており、このボディ領域は上部電極に接している。このため、中間領域でアバランシェ降伏が生じると、アバランシェ電流が中間領域内の第2p型ピラー領域及びボディ領域を介して上部電極へ流れる。素子領域内にはゲートトレンチが設けられている一方、中間領域にはゲートトレンチが設けられていないので、アバランシェ電流が流れることにより、中間領域内のボディ領域が発熱しても、素子領域内に設けられたゲート絶縁膜にほとんど影響を与えない。このように、上記の半導体装置では、ゲートトレンチが存在しない領域で選択的にアバランシェ降伏を生じさせることにより、アバランシェ電流による半導体装置の信頼性の低下を抑制することができる。
【図面の簡単な説明】
【0010】
実施例1の半導体装置の平面図。
実施例1の半導体装置の部分拡大平面図。
図2のIII-III線における断面図。
実施例2の半導体装置の部分拡大平面図。
実施例3の半導体装置の部分拡大平面図。
【発明を実施するための形態】
(【0011】以降は省略されています)

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