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公開番号2025127645
公報種別公開特許公報(A)
公開日2025-09-02
出願番号2024024456
出願日2024-02-21
発明の名称ブートストラップ回路及び不揮発性メモリ装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03K 19/096 20060101AFI20250826BHJP(基本電子回路)
要約【課題】ブートストラップ回路によって生成されるブートストラップ電圧の精度を向上させる。
【解決手段】ブートストラップ回路(3)は、フライングキャパシタ(FC)及び調整回路(ADJ)を備える。フライングキャパシタは、第1電圧及び第2電圧が第1レベルであるときに第1電圧と第2電圧との電圧差に応じて充電される。第1電圧及び第2電圧が第1レベルであるときに、第1電圧は第1基準値となり、第2電圧は第2基準値となる。第1電圧及び第2電圧が第2レベルであるときに、第1電圧は前記第2基準値となり、第2電圧は第2基準値とフライングキャパシタの充電電圧の値とに基づく値となる。第1レベル及び第2レベルの一方がローレベルであり、第1レベル及び第2レベルの他方がハイレベルである。調整回路は、第2レベルであるときの第2電圧に応じて第2基準値を調整する。
【選択図】図8
特許請求の範囲【請求項１】
フライングキャパシタ及び調整回路を備え、
前記フライングキャパシタは、第１電圧及び第２電圧が第１レベルであるときに前記第１電圧と前記第２電圧との電圧差に応じて充電されるように構成され、
前記第１電圧及び前記第２電圧が前記第１レベルであるときに、前記第１電圧は第１基準値となり、前記第２電圧は第２基準値となり、
前記第１電圧及び前記第２電圧が第２レベルであるときに、前記第１電圧は前記第２基準値となり、前記第２電圧は前記第２基準値と前記フライングキャパシタの充電電圧の値とに基づく値となり、
前記第１レベル及び前記第２レベルの一方がローレベルであり、前記第１レベル及び前記第２レベルの他方がハイレベルであり、
前記調整回路は、前記第２レベルであるときの前記第２電圧に応じて前記第２基準値を調整するように構成されている、ブートストラップ回路。
続きを表示（約 740 文字）【請求項２】
前記調整回路は、前記第２電圧に基づく電圧をサンプルホールドするように構成されたサンプルホールド回路を備え、前記サンプルホールド回路の出力に応じて前記第２基準値を調整するように構成されている、請求項１に記載のブートストラップ回路。
【請求項３】
前記サンプルホールド回路は、サンプルホールドキャパシタを備え、
前記調整回路は、前記サンプルホールドキャパシタをプリチャージするように構成されたプリチャージ回路を備える、請求項２に記載のブートストラップ回路。
【請求項４】
前記第１レベルがローレベルであり、
前記プリチャージ回路は、前記サンプルホールドキャパシタを前記第２基準値の目標値に対応する帰還電圧より高めにプリチャージするように構成されている、請求項３に記載のブートストラップ回路。
【請求項５】
前記第１レベルがハイレベルであり、
前記プリチャージ回路は、前記サンプルホールドキャパシタを前記第２基準値の目標値に対応する帰還電圧より低めにプリチャージするように構成されている、請求項３に記載のブートストラップ回路。
【請求項６】
前記調整回路は、前記第２電圧の前記第１レベルから前記第２レベルへの切り替わり開始から所定期間が経過したタイミングにおける前記第２電圧に応じて前記第２基準値を調整するように構成されている、請求項１に記載のブートストラップ回路。
【請求項７】
請求項１～６のいずれか一項に記載のブートストラップ回路を備える、不揮発性メモリ装置。
【請求項８】
半導体集積回路装置である、請求項７に記載の不揮発性メモリ装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、ブートストラップ回路及び不揮発性メモリ装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
従来、ブートストラップ電圧を生成するブートストラップ回路が知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－１３３９１６号公報
【０００４】
［概要］
ブートストラップ電圧は、フライングキャパシタとブートストラップ電圧が印加されるラインに接続される寄生容量とによって構成される容量分圧回路の分圧に応じた値となる。
【０００５】
したがって、フライングキャパシタは寄生容量よりも十分に大きいことが理想である。しかしながら、ブートストラップ電圧が印加されるラインの面積が大規模になり、寄生容量が大きくなる場合、フライングキャパシタを大きくできなければ理想から大きく乖離することになりブートストラップ電圧の精度が悪化してしまう。
【０００６】
本開示に係るブートストラップ回路は、フライングキャパシタ及び調整回路を備える。前記フライングキャパシタは、第１電圧及び第２電圧が第１レベルであるときに前記第１電圧と前記第２電圧との電圧差に応じて充電されるように構成されている。前記第１電圧及び前記第２電圧が前記第１レベルであるときに、前記第１電圧は第１基準値となり、前記第２電圧は第２基準値となる。前記第１電圧及び前記第２電圧が第２レベルであるときに、前記第１電圧は前記第２基準値となり、前記第２電圧は前記第２基準値と前記フライングキャパシタの充電電圧の値とに基づく値となる。前記第１レベル及び前記第２レベルの一方がローレベルであり、前記第１レベル及び前記第２レベルの他方がハイレベルである。前記調整回路は、前記第２レベルであるときの前記第２電圧に応じて前記第２基準値を調整するように構成されている。
【０００７】
本開示に係る不揮発性メモリ装置は、上記構成のブートストラップ回路を備える。
【図面の簡単な説明】
【０００８】
図１は、本開示の実施形態に係る不揮発性メモリ装置の構成を示す図である。
図２は、データ素子のドレイン電流のゲート・ソース間電圧依存性を示す図である。
図３は、プログラム動作時におけるメモリ素子への電圧印加の一例を示す図である。
図４は、図３に対応するメモリ素子の縦構造断面図である。
図５は、リード動作時におけるメモリ素子への電圧印加の一例を示す図である。
図６は、図５に対応するメモリ素子の縦構造断面図である。
図７は、本開示の実施形態に係る不揮発性メモリ装置の外観斜視図である。
図８は、ブートストラップ回路の一構成例を示す図である。
図９は、ブートストラップ電圧及びドライブ電圧の波形を示すタイミングチャートである。
【０００９】
［詳細な説明］
図１は、本開示の実施形態に係る不揮発性メモリ装置の構成を示す図である。本開示の実施形態に係る不揮発性メモリ装置１（以下、不揮発性メモリ装置１という）は、第１データ素子Ｍｄ１と、第２データ素子Ｍｄ２と、チャージポンプ回路２と、ブートストラップ回路３と、電圧印加部４と、スイッチＳＷ１と、センスアンプＳＡと、を備える。
【００１０】
第１データ素子Ｍｄ１と第２データ素子Ｍｄ２との組み合わせにより、“０”のデータまたは“１”のデータが記憶される。
（【００１１】以降は省略されています）

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