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公開番号2025124923
公報種別公開特許公報(A)
公開日2025-08-26
出願番号2025100321,2023213057
出願日2025-06-16,2018-01-25
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H10D 30/01 20250101AFI20250819BHJP()
要約【課題】導通損失の低減を図ることができる半導体装置を提供する。
【解決手段】半導体装置61は、第1主面3を有する半導体層22と、第1主面3の表層部に形成されたp型(第2導電型)のウェル領域25、および、ウェル領域25の表層部に形成されたn型(第1導電型)の不純物領域26を含む単位セル15と、ゲート絶縁層32を挟んでウェル領域25および不純物領域26と対向するゲート電極層33と、埋設部80とを含む。埋設部80は、ゲート絶縁層32に接している。埋設部80の厚さは、ゲート絶縁層32の厚さよりも大きい。
【選択図】図18
特許請求の範囲【請求項１】
一方側の第１主面および他方側の第２主面を有する半導体層と、
前記第１主面の表層部に形成された第２導電型のウェル領域、および、前記ウェル領域の表層部に形成された第１導電型の不純物領域を含む単位セルであって、表層部に前記第２主面側に向けて窪んだリセス部が形成された単位セルと、
ゲート絶縁層を挟んで前記ウェル領域と対向するゲート電極と、
前記ゲート電極と前記リセス部の底壁との間に挟まれるように、前記ゲート電極と前記ウェル領域との間に形成され、前記ゲート電極の下まで延びた絶縁材料の埋設部とを含み、
前記埋設部は、前記ゲート絶縁層に接しており、
前記埋設部の厚さは、前記ゲート絶縁層の厚さよりも大きい、半導体装置。
続きを表示（約 680 文字）【請求項２】
前記不純物領域は、前記リセス部の底壁に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記リセス部の深さは、０．５ｍ以上５ｍ以下である、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体層は、前記第２主面側の半導体基板および前記第１主面側のエピタキシャル層を含む積層構造を有している、請求項１～３のいずれか一項に記載の半導体装置。
【請求項５】
前記エピタキシャル層は、５μｍ以上の厚さを有している、請求項４に記載の半導体装置。
【請求項６】
前記エピタキシャル層は、２０μｍ以上の厚さを有している、請求項５に記載の半導体装置。
【請求項７】
前記エピタキシャル層は、５μｍ以上３０μｍ以下の厚さを有している、請求項５に記載の半導体装置。
【請求項８】
前記単位セルは、前記ウェル領域の表層部に形成され、前記ウェル領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のコンタクト領域を含む、請求項１～７のいずれか一項に記載の半導体装置。
【請求項９】
複数の前記単位セルを含み、
複数の前記単位セルは、行列状に配列されている、請求項１～８のいずれか一項に記載の半導体装置。
【請求項１０】
複数の前記単位セルを含み、
複数の前記単位セルは、千鳥状に配列されている、請求項１～８のいずれか一項に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
特許文献１の図１４には、ゲートトレンチが形成されたＳｉＣエピタキシャル層と、ゲートトレンチによって互いに分離されるようにＳｉＣエピタキシャル層に形成されたショットキーセルおよびｐｎダイオードセルとを含む半導体装置が開示されている。
【０００３】
この半導体装置では、ショットキーセルを利用して、ショットキーバリアダイオードが形成されている。また、ｐｎダイオードセルを利用して、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されている。
【０００４】
ＳｉＣエピタキシャル層には、１つのショットキーセルと、当該１つのショットキーセルを取り囲む複数のｐｎダイオードセルにより１つのセル群が形成されている。ＳｉＣエピタキシャル層には、このような構造のセル群が行列状に複数配列されている。
【先行技術文献】
【特許文献】
【０００５】
国際公開第２０１２／１０５６１１Ａ１号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本願発明者らは、特許文献１に係る半導体装置について鋭意検討した結果、ショットキーバリアダイオードの導通損失を低減できる余地が存在していることを突き止めた。ショットキーバリアダイオードの導通損失は、順方向電圧の増加率に対する順方向電流の増加率が大きくなる程、小さくなる。
【０００７】
特許文献１に係る半導体装置は、ショットキーセルおよびｐｎダイオードセルが互いに作り分けられた構造を有している。このような構造では、ショットキーセル用の電流経路およびｐｎダイオードセル用の電流経路が、半導体層内で分散する。
【０００８】
そのため、順方向電圧を増加させたとしても順方向電流が期待通りに上昇しない。このような問題は、ショットキーバリアダイオードの導通損失の低減を図る上での弊害になっている。
【０００９】
そこで、本発明の一実施形態は、ショットキーバリアダイオードの導通損失の低減を図ることができる半導体装置を提供する。
また、本発明の一実施形態は、導通損失の低減を図ることができる半導体装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一実施形態は、一方側の第１主面および他方側の第２主面を有する半導体層と、前記半導体層の前記第１主面の表層部に形成された第１導電型のダイオード領域、前記半導体層の前記第１主面の表層部において前記ダイオード領域の周縁に沿って形成された第２導電型のウェル領域、および、前記ウェル領域の表層部に形成された第１導電型領域を含む単位セルと、ゲート絶縁層を挟んで前記ウェル領域および前記第１導電型領域と対向するゲート電極層と、前記半導体層の前記第１主面の上において前記ダイオード領域および前記第１導電型領域を被覆し、前記ダイオード領域との間でショットキー接合を形成し、前記第１導電型領域との間でオーミック接合を形成する第１主面電極と、を含む、半導体装置を提供する。
（【００１１】以降は省略されています）

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