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公開番号2025098347
公報種別公開特許公報(A)
公開日2025-07-02
出願番号2023214417
出願日2023-12-20
発明の名称半導体装置
出願人新電元工業株式会社,株式会社秋田新電元
代理人個人,個人
主分類H10D 18/00 20250101AFI20250625BHJP()
要約【課題】両面に異なるメサ構造を有する半導体装置を提供する。
【解決手段】本発明は、半導体ウェーハ20又は半導体層の一方面に形成された第1の溝21と、前記半導体ウェーハ20又は半導体層の他方面に形成された第2の溝22を有し、平面視において前記第1の溝21の中央部21aと前記第2の溝22の中央部22aは重ならず、前記第1の溝21の中央部21aは前記第1の溝21の表面溝幅21bに対して50%の幅を有し、前記第2の溝22の中央部22aは前記第2の溝22の表面溝幅22bに対して50%の幅を有する半導体装置である。
【選択図】図4
特許請求の範囲【請求項１】
半導体ウェーハ又は半導体層の一方面に形成された第１の溝と、
前記半導体ウェーハ又は半導体層の他方面に形成された第２の溝と、
を有し、
平面視において前記第１の溝の中央部と前記第２の溝の中央部は重ならず、
前記第１の溝の中央部は前記第１の溝の表面溝幅に対して５０％の幅を有し、
前記第２の溝の中央部は前記第２の溝の表面溝幅に対して５０％の幅を有することを特徴とする半導体装置。
続きを表示（約 1,400 文字）【請求項２】
請求項１において、
前記第１の溝と前記第２の溝は貫通しないことを特徴とする半導体装置。
【請求項３】
請求項２において、
平面視において前記第１の溝と前記第２の溝は重ならないことを特徴とする半導体装置。
【請求項４】
請求項１から３のいずれか一項において、
前記半導体ウェーハ又は前記半導体層の一方面側に形成された第１のＰＮ接合面と、
前記半導体ウェーハ又は前記半導体層の他方面側に形成された第２のＰＮ接合面と、
を有し、
前記第１の溝は、前記第１のＰＮ接合面より深く形成されており、
前記第２の溝は、前記第２のＰＮ接合面より深く形成されていることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記半導体ウェーハ又は前記半導体層は、第１のＰ型半導体層、第１のＮ型半導体層及び第２のＰ型半導体層を有し、
前記第１のＰＮ接合面は、前記第１のＰ型半導体層と前記第１のＮ型半導体層との接合面であり、
前記第２のＰＮ接合面は、前記第１のＮ型半導体層と前記第２のＰ型半導体層との接合面であることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記半導体層の一方面に形成された第１の溝の内面には第１のパッシベーション膜が形成されており、
前記半導体層の他方面に形成された第２の溝の内面には第２のパッシベーション膜が形成されており、
平面視において、前記第１の溝は四角形の形状を有し、前記第２の溝は前記第１の溝の内側に位置し、
前記第１のパッシベーション膜、前記第１のＮ型半導体層及び前記第２のＰ型半導体層は、前記第１の溝の中央に沿って切断された切断面を有することを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第１のＰ型半導体層又は前記第２のＰ型半導体層に、カソード電極に電気的に接続された第２のＮ型半導体層が形成されたサイリスタ構造を有し、
前記第１のＰ型半導体層又は前記第２のＰ型半導体層に電気的に接続されたゲート電極を有し、
前記第２のＰ型半導体層又は前記第１のＰ型半導体層に電気的に接続されたアノード電極を有し、
平面視において前記アノード電極は前記第２の溝又は前記第１の溝に囲まれていることを特徴とする半導体装置。
【請求項８】
請求項７において、
平面視において前記カソード電極及び前記ゲート電極は前記第１の溝又は前記第２の溝に囲まれていることを特徴とする半導体装置。
【請求項９】
請求項６において、
前記第２のＰ型半導体層に、カソード電極に電気的に接続された第２のＮ型半導体層が形成されたサイリスタ構造を有し、
前記第２のＰ型半導体層に電気的に接続されたゲート電極を有し、
前記第１のＰ型半導体層に電気的に接続されたアノード電極を有し、
平面視において前記アノード電極は前記第１の溝に囲まれており、
前記アノード電極に接合された導電体面を備えた通電部材を有し、
平面視において前記アノード電極は前記第１の溝に囲まれていることを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記通電部材は、リードフレーム又はヒートシンクであることを特徴とする半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
図５は、従来の両面メサ構造のサイリスタの断面図である。図面中の点線はＰＮ接合を示している。図面上の一点鎖線１１１に沿ってタイジングすることで、チップ化したサイリスタを作製する。そのダイシング部の両面にはパッシベーション層１１２が形成されている。パッシベーション層を埋め込んだ溝１１３、１１４を表面と裏面に形成するメサ構造またはメサプレーナー構造の半導体装置（サイリスタ）を作製しようとする場合、高耐圧化、高信頼性を確保するためには溝を深く、幅は広く形成することが必要となる。
【０００３】
しかし、図５に示すように、表面の溝１１３と裏面の溝１１４の位置を同一にして溝を深く形成すると、その際に溝同士が貫通してしまい、半導体ウェーハ２０からチップが外れてしまうことになる。これに関連する技術が特許文献１に開示されている。一方、半導体ウェーハ２０の厚さを厚くすれば深い溝を形成しても溝同士の貫通を防止できるが、サイリスタの通電時の損失が大きくなる。
【０００４】
そこで、両面に溝を有していても溝同士によって貫通することのないサイリスタが求められている。
【先行技術文献】
【特許文献】
【０００５】
特開平９－２９３８５２号公報（図７）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、半導体ウェーハ又は半導体層の一方面に第１の溝を形成し、半導体ウェーハ又は半導体層の他方面に第２の溝を形成し、平面視において第１の溝の中央部と第２の溝の中央部が重ならないように配置することで、溝同士によって貫通することのないサイリスタが求められている。このようなサイリスタを考えた場合、半導体ウェーハ又は半導体層の厚さが、溝同士が貫通しない程度に厚いものを用いることで、半導体ウェーハ又は半導体層の表裏でメサ構造が異なるサイリスタを作製することも可能となるということも考えられる。
【０００７】
そこで、本発明の種々の態様は、両面に異なるメサ構造を有する半導体装置を提供することを目的とする。
また、本発明の種々の態様は、両面に溝を有していても溝同士によって貫通することを防止できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
以下に本発明の種々の態様について説明する。
【０００９】
［１］半導体ウェーハ又は半導体層の一方面に形成された第１の溝と、
前記半導体ウェーハ又は半導体層の他方面に形成された第２の溝と、
を有し、
平面視において前記第１の溝の中央部と前記第２の溝の中央部は重ならず、
前記第１の溝の中央部は前記第１の溝の表面溝幅に対して５０％の幅を有し、
前記第２の溝の中央部は前記第２の溝の表面溝幅に対して５０％の幅を有することを特徴とする半導体装置。
【００１０】
本発明の一態様に係る上記［１］の半導体装置によれば、平面視において第１の溝の中央部と第２の溝の中央部が重ならないため、溝同士が貫通しない程度に厚い半導体ウェーハ又は半導体層を用いた場合には、半導体ウェーハ又は半導体層の両面に異なる溝構造（メサ構造）を有する半導体装置を提供できる。
（【００１１】以降は省略されています）

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