特許ウォッチ

公開番号2025079264
公報種別公開特許公報(A)
公開日2025-05-21
出願番号2023191853
出願日2023-11-09
発明の名称情報処理装置、保護制御装置、及びウォッチドッグタイマ運用方法
出願人株式会社日立製作所
代理人藤央弁理士法人
主分類G06F 11/07 20060101AFI20250514BHJP(計算;計数)
要約【課題】演算処理部の異常状態の検出を良好に行う。
【解決手段】情報処理装置は、それぞれが1以上のコアを含む1以上のCPUを含む演算処理部と、演算処理部から周期的に出力される複数のクリア信号のうち値の変化が正常なクリア信号の数に基づいて、第一のタイマクリア信号を出力するウォッチドッグタイマクリア信号生成部と、第一のタイマクリア信号の異常状態に基づいて第一のウォッチドッグ検出信号を送出し、演算処理部と共通のIC内のハードウェアに設けられている第一のウォッチドッグタイマ検出部と、を含み、当該複数のクリア信号の出力元は、演算処理部が複数のCPUを含む場合における複数のCPU、当該1以上のCPUの少なくとも1つが複数のコアを含む場合における当該CPU内の複数のコア、及び演算処理部において処理される複数のタスクの少なくとも1つを含む。
【選択図】図1
特許請求の範囲【請求項１】
演算処理部の異常を検出する情報処理装置であって、
前記演算処理部と、
前記演算処理部から周期的に出力される複数のクリア信号が入力され、前記複数のクリア信号の値の変化が正常であるか異常であるかを監視し、値の変化が正常な前記クリア信号の数が所定の数になった場合に、第一のタイマクリア信号を出力するウォッチドッグタイマクリア信号生成部と、
前記第一のタイマクリア信号が入力され、前記第一のタイマクリア信号の異常状態が第一の所定時間継続した場合に第一のウォッチドッグ検出信号を送出する第一のウォッチドッグタイマ検出部と、を含み、
前記演算処理部は、１以上のＣＰＵを含み、
前記１以上のＣＰＵそれぞれは、１以上のコアを含み、
前記ウォッチドッグタイマクリア信号生成部に入力される前記複数のクリア信号の出力元は、前記演算処理部が複数のＣＰＵを含む場合における複数のＣＰＵ、前記１以上のＣＰＵの少なくとも１つが複数のコアを含む場合における当該ＣＰＵ内の複数のコア、及び前記演算処理部において処理される複数のタスクの少なくとも１つを含み、
前記ウォッチドッグタイマクリア信号生成部は、前記演算処理部と共通のＩＣ内のハードウェアに設けられている、情報処理装置。
続きを表示（約 1,500 文字）【請求項２】
請求項１に記載の情報処理装置であって、
前記ウォッチドッグタイマクリア信号生成部は、前記演算処理部と共通のＩＣ内のＦＰＧＡ回路に設けられている、情報処理装置。
【請求項３】
請求項１に記載の情報処理装置であって、
前記１以上のＣＰＵの少なくとも１つは、複数の仮想マシンに分割され、
前記複数の仮想マシンは、単一のコアが割り当てられた仮想マシンを含み、
前記単一のコアが割り当てられた仮想マシンから前記ウォッチドッグタイマクリア信号生成部へ前記クリア信号を出力する、情報処理装置。
【請求項４】
請求項１に記載の情報処理装置であって、
前記１以上のＣＰＵの少なくとも１つにおいてＯＳが動作し、
前記ＯＳに割り当てられた前記ＣＰＵ内のコアのそれぞれに、前記ウォッチドッグタイマクリア信号生成部に送信される前記クリア信号を送信するタスクの実行が少なくとも１つ以上割り当てられている、情報処理装置。
【請求項５】
請求項１に記載の情報処理装置であって、
前記演算処理部から周期的に出力される１又は複数のクリア信号が入力され、前記入力された１又は複数のクリア信号の異常状態が第二の所定時間継続した場合に第二のウォッチドッグ検出信号を出力する第二のウォッチドッグタイマ検出部を含み、
前記第一のウォッチドッグ検出信号が出力された場合の前記情報処理装置の動作と、
前記第二のウォッチドッグ検出信号が出力された場合の前記情報処理装置の動作と、が異なる、情報処理装置。
【請求項６】
請求項５に記載の情報処理装置であって、
前記第二のウォッチドッグタイマ検出部に入力される信号の集合は、前記第一のウォッチドッグタイマ検出部に入力される信号の集合と同一ではない、情報処理装置。
【請求項７】
請求項５に記載の情報処理装置であって、
前記第二のウォッチドッグ検出信号が出力されたことに基づいて前記情報処理装置のリスタートを実行し、前記第一のウォッチドッグ検出信号が出力されたことに基づいて前記情報処理装置の外部に異常を示す信号を送出し、
前記第一の所定時間よりも前記第二の所定時間の方が短いことを特徴とする情報処理装置。
【請求項８】
請求項５乃至７のいずれか一つに記載の情報処理装置であって、
前記第一のウォッチドッグタイマ検出部は、前記演算処理部が設けられているＩＣとは異なるＩＣであり、
前記第二のウォッチドッグタイマ検出部は、前記演算処理部が設けられているＩＣの内蔵機能である、情報処理装置。
【請求項９】
請求項７に記載の情報処理装置であって、
前記第二のウォッチドッグ検出信号に基づくリスタートを実行する際に、前記第一のウォッチドッグタイマ検出部による検出を停止し、
前記リスタート中又は前記リスタートの完了後に前記第一のウォッチドッグタイマ検出部による検出を再開することを特徴とする情報処理装置。
【請求項１０】
請求項７に記載の情報処理装置であって、
前記第二のウォッチドッグ検出信号による前記情報処理装置のリスタートに関する情報を記録するリスタート情報記録部を含み、
前記リスタート情報記録部に記録された前記リスタートに関する情報が所定の条件を満たした場合には、前記第二のウォッチドッグ検出信号が出力されたことに基づく前記情報処理装置のリスタートを無効化する、情報処理装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、情報処理装置、保護制御装置、及びウォッチドッグタイマ運用方法に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
情報処理装置や保護制御装置において、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）を含む演算処理部の性能が向上し、動作クロックの向上だけでなく、装置に複数のＣＰＵを採用して処理を分散する構成が知られている。また、ＣＰＵの暴走などの異常状態を検出するための手法として、ＷＤＴ（ＷａｔｃｈＤｏｇＴｉｍｅｒ）検出が知られている。
【０００３】
また、従来の保護制御システムの機能を、ＭＵ（ＭｅｒｇｉｎｇＵｎｉｔ）と保護制御装置に分割し、両者を伝送ネットワークで接続したデジタル型保護制御システムが適用され始めている。この構成における国際標準規格として、ＩＥＣ（ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｔｅｃｈｎｉｃａｌＣｏｍｍｉｓｓｉｏｎ）６１８５０が知られている。
【０００４】
ＩＥＣ６１８５０によるデジタル型保護制御システムにおいては、ＭＵが電力系統の電気量（電流及び電圧）を取得する（以後、電流及び電圧を電気量と称する）。ＭＵは取得した電気量信号をＡ／Ｄ（ＡｎａｌｏｇｔｏＤｉｔａｌ）変換し、Ａ／Ｄ変換後のデジタル信号を保護制御装置にプロセスバス伝送を介して送信する。
【０００５】
本技術分野の背景技術として、特開２０１１－２９９３号公報（特許文献１）及び特開２０２１－１４９４３６号公報（特許文献２）がある。
【０００６】
特許文献１には、「ＷＤＴ監視装置は、ＣＰＵ毎に、ＷＤＴをリセットするリセットフラグを有する。リセットフラグがオンでないことはそのＣＰＵに異常が生じていることを示す。」と記載されている（段落［００１６］参照）。
【０００７】
また、特許文献１には、「なお、スタンバイフラグは、オン（１）の場合にそのＣＰＵがスタンバイモードであることを示し、リセットフラグはオン（１）である場合にＣＰＵが正常に動作していることを示す。」と記載されている（段落［００２２］参照）。
【０００８】
また、特許文献１には、「ＷＤＴリセット信号生成部は、ＣＰＵの全てが正常な場合にリセット信号を生成してＷＤＴに供給し、ＣＰＵのいずれか１以上が正常でない場合にリセット信号を生成しない。」との記載されている（段落［００２３］参照）。
【０００９】
また、特許文献１には、「しがたって、ＯＲ回路とＡＮＤ回路は、ＷＤＴリセット信号生成部を論理回路で表したものである。ＡＮＤ回路が「１」を出力することが、ＷＤＴリセット信号生成部がリセット信号を出力することに対応する。」と記載されている（段落［００４０］参照）。
【００１０】
また、特許文献２には、「画像形成装置のコントローラは、メインＣＰＵ、サブＣＰＵを備える。コントローラは、更にサブＣＰＵの異常動作を検知する第１のＷＤＴ回路及び第２のＷＤＴ回路を備える。画像形成装置は、第１のＷＤＴリセット時間のタイムアウトに基づいて第１のＷＤＴ回路から出力された第１の割り込み信号に従って、第２のＷＤＴリセット時間を所定の時間に延長すると共に、コントローラのリブート処理を実行する。また、画像形成装置は、延長された第２のＷＤＴリセット時間のタイムアウトに基づいて第２のＷＤＴ回路から出力された第２の割り込み信号に従って、システムのリセット処理を実行する。」と記載されている（要約参照）。
【先行技術文献】
【特許文献】
（【００１１】以降は省略されています）

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