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公開番号2025078718
公報種別公開特許公報(A)
公開日2025-05-20
出願番号2025032658,2023200616
出願日2025-03-03,2015-02-17
発明の名称液晶表示装置
出願人株式会社半導体エネルギー研究所
代理人
主分類G02F 1/1368 20060101AFI20250513BHJP(光学)
要約【課題】新規のシフトレジスタを提供する。
【解決手段】トランジスタ101、トランジスタ102、トランジスタ103及びトラン
ジスタ104を有する。トランジスタ101の第1の端子は配線111と接続され、トラ
ンジスタ101の第2の端子は配線112と接続される。トランジスタ102の第1の端
子は配線113と接続され、トランジスタ102の第2の端子は配線112と接続される
。トランジスタ103の第1の端子は配線113と接続され、トランジスタ103のゲー
トは配線111又は配線119と接続される。トランジスタ104の第1の端子はトラン
ジスタ103の第2の端子と接続され、トランジスタ104の第2の端子はトランジスタ
101のゲートと接続され、トランジスタ104のゲートはトランジスタ102のゲート
と接続される。
【選択図】図10
特許請求の範囲【請求項１】
基板上に配置されたゲート電極と、
前記ゲート電極上に配置された第１の絶縁膜と、
前記第１の絶縁膜上に配置された酸化物半導体膜及び金属酸化物膜と、
前記酸化物半導体膜上に配置されたソース電極及びドレイン電極と、
前記酸化物半導体膜上に配置され、前記ソース電極上に配置され、前記ドレイン電極上に配置され、かつ、前記金属酸化物膜上に配置された第２の絶縁膜と、
前記第２の絶縁膜上に配置され、かつ、前記第２の絶縁膜の開口部において前記金属酸化物膜の上面と接する窒化物絶縁膜と、
前記窒化物絶縁膜上に配置され、前記開口部と重なる領域を有する画素電極と、
を有する液晶表示装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の一態様は、半導体装置、表示装置、表示モジュール及び電子機器に関する。
続きを表示（約 2,200 文字）【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様
は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マ
ター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様
の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの
駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
近年、同じ極性のトランジスタによって構成されるシフトレジスタの開発が進められてい
る。特許文献１及び特許文献２には、そのようなシフトレジスタに関する技術について開
示されている。
【先行技術文献】
【特許文献】
【０００４】
特開２００４－１０３２２６号公報
特開２００５－０５０５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の図７に記載されているシフトレジスタでは、トランジスタＭ２がオンになる
ことにより、電圧ＶＯＦＦが出力される。しかしながら、ＧＯＵＴ［Ｎ－１］がハイレベ
ルである期間においてトランジスタＭ２がオフになるため、電圧ＶＯＦＦを出力する期間
が短い。また、トランジスタＭ２のゲートがトランジスタＭ４のゲートと接続されている
ことから、トランジスタＭ２をオンにすると、トランジスタＭ４もオンになる。よって、
ＧＯＵＴ［Ｎ－１］がハイレベルである期間において、トランジスタＭ２をオンにすると
、シフトレジスタが機能しない。
【０００６】
特許文献２の図７に記載されているシフトレジスタでは、トランジスタＱ５３又はトラン
ジスタＱ５６がオンになることにより、電圧ＶＯＦＦが出力される。信号ＩＮ１がハイレ
ベルである期間において、トランジスタＱ５３はオフであるものの、トランジスタＱ５６
がオンであるため、電圧ＶＯＦＦが出力される。しかしながら、これを実現するために、
トランジスタＱ５３及びトランジスタＱ５６という２つのトランジスタが必要になるため
、トランジスタ数が多い。
【０００７】
本発明の一態様は、新規の回路構成を提供することを課題の一とする。特に、シフトレジ
スタの一部又は当該シフトレジスタが有する順序回路の一部に適用可能な新規の回路構成
を提供することを課題の一とする。本発明の一態様は、電圧を出力する期間を長くするこ
と、又はそれを実現可能な回路構成を提供することを課題の一とする。本発明の一態様は
、電圧を出力するためのトランジスタがオンになる期間を長くすること、又はそれを実現
可能な回路構成を提供することを課題の一とする。本発明の一態様は、トランジスタの数
を減らすことを課題の一とする。本発明の一態様は、消費電力を減らすことを課題の一と
する。本発明の一態様は、レイアウト面積を縮小することを課題の一とする。本発明の一
態様は、作製工程を削減することを課題の一とする。本発明の一態様は、コストを削減す
ることを課題の一とする。
【０００８】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００９】
本発明の一態様は、第１乃至第４のトランジスタを有する半導体装置である。第１のトラ
ンジスタのソース又はドレインの一方は、第１の配線と電気的に接続される。第１のトラ
ンジスタのソース又はドレインの他方は、第２の配線と電気的に接続される。第２のトラ
ンジスタのソース又はドレインの一方は、第３の配線と電気的に接続される。第２のトラ
ンジスタのソース又はドレインの他方は、第２の配線と電気的に接続される。第３のトラ
ンジスタのソース又はドレインの一方は、第３の配線と電気的に接続される。第４のトラ
ンジスタのソース又はドレインの一方は、第３のトランジスタのソース又はドレインの他
方と電気的に接続される。第４のトランジスタのソース又はドレインの他方は、第１のト
ランジスタのゲートと電気的に接続される。第４のトランジスタのゲートは、第２のトラ
ンジスタのゲートと電気的に接続される。
【００１０】
上記半導体装置において、第３のトランジスタのゲートは、第１の配線と電気的に接続さ
れてもよい。
（【００１１】以降は省略されています）

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