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公開番号2025039358
公報種別公開特許公報(A)
公開日2025-03-21
出願番号2023146411
出願日2023-09-08
発明の名称メモリアクセス制御プログラム、メモリアクセス制御方法、及び情報処理装置
出願人富士通株式会社
代理人弁理士法人真田特許事務所,個人
主分類G06F 12/0806 20160101AFI20250313BHJP(計算;計数)
要約【課題】複数のプロセッサから共有メモリに対するアクセスの性能を向上させる。
【解決手段】複数のプロセッサのうちのいずれかのプロセッサが、前記複数のプロセッサの各々から前記複数のプロセッサ間で共有される記憶領域を含む共有メモリに対するアクセスを制御する際に、ハードウェアにより前記アクセスを制御させる場合に前記ハードウェアが制御可能な第1プロセッサのプロセッサ数を決定し、前記複数のプロセッサのうちの、決定された前記プロセッサ数を超える残りの数の第2プロセッサから前記共有メモリに対する前記アクセスの制御を、前記複数のプロセッサから前記共有メモリに対する前記アクセスの頻度に基づき、前記第2プロセッサが実行するソフトウェアにより行なう第1制御、又は、前記第2プロセッサが発行するコマンドにより前記第1プロセッサに実行させる第2制御、によって実行する。
【選択図】図11
特許請求の範囲【請求項１】
複数のプロセッサの各々から前記複数のプロセッサ間で共有される記憶領域を含む共有メモリに対するアクセスを制御する際に、
ハードウェアにより前記アクセスを制御させる場合に前記ハードウェアが制御可能な第１プロセッサのプロセッサ数を決定し、
前記複数のプロセッサのうちの、決定された前記プロセッサ数を超える残りの数の第２プロセッサから前記共有メモリに対する前記アクセスの制御を、前記複数のプロセッサから前記共有メモリに対する前記アクセスの頻度に基づき、前記第２プロセッサが実行するソフトウェアにより行なう第１制御、又は、前記第２プロセッサが発行するコマンドにより前記第１プロセッサに実行させる第２制御、によって実行する、
処理を前記複数のプロセッサのうちのいずれかのプロセッサに実行させる、メモリアクセス制御プログラム。
続きを表示（約 1,600 文字）【請求項２】
前記第２プロセッサの前記アクセスの制御を実行する処理は、前記第１制御を実行する場合の前記複数のプロセッサから前記共有メモリに対するアクセスのレイテンシと、前記第２制御を実行する場合の前記複数のプロセッサから前記共有メモリに対するアクセスのレイテンシと、の比較結果に基づき前記第１制御又は前記第２制御を選択する、処理を含む、
請求項１に記載のメモリアクセス制御プログラム。
【請求項３】
前記アクセスの制御は、前記アクセスによるデータの一貫性制御を含み、
前記第１制御は、
前記共有メモリの所定の記憶領域に格納された管理情報に、前記第２プロセッサがキャッシュ状態に関する情報を設定し、
前記第１プロセッサが、前記共有メモリにアクセスする際に前記管理情報を参照して前記一貫性制御を実行する、処理を含む、
請求項１又は請求項２に記載のメモリアクセス制御プログラム。
【請求項４】
前記第２制御は、
前記第２プロセッサが、前記第１プロセッサに、前記共有メモリに対するアクセスを指示する前記コマンドを発行し、
前記第１プロセッサが、前記コマンドを実行することで、実行された前記コマンドで指示された前記アクセスが前記ハードウェアによって制御される、処理を含む、
請求項１又は請求項２に記載のメモリアクセス制御プログラム。
【請求項５】
前記複数のプロセッサの各々は、１以上のプロセッサに割り当てられたプログラムを実行し、
前記プロセッサ数を決定する処理は、前記複数のプロセッサにより実行される複数の前記プログラムの各々から前記共有メモリに対するアクセスのレイテンシが、前記複数のプログラム間で所定の条件を満たすように、前記複数のプログラムの各々について、当該処理を実行する１以上のプロセッサから前記第１プロセッサとして動作させるプロセッサの数を決定する、処理を含む、
請求項１又は請求項２に記載のメモリアクセス制御プログラム。
【請求項６】
複数のプロセッサの各々から前記複数のプロセッサ間で共有される記憶領域を含む共有メモリに対するアクセスを制御する際に、
ハードウェアにより前記アクセスを制御させる場合に前記ハードウェアが制御可能な第１プロセッサのプロセッサ数を決定し、
前記複数のプロセッサのうちの、決定された前記プロセッサ数を超える残りの数の第２プロセッサから前記共有メモリに対する前記アクセスの制御を、前記複数のプロセッサから前記共有メモリに対する前記アクセスの頻度に基づき、前記第２プロセッサが実行するソフトウェアにより行なう第１制御、又は、前記第２プロセッサが発行するコマンドにより前記第１プロセッサに実行させる第２制御、によって実行する、
処理を前記複数のプロセッサのうちのいずれかのプロセッサが実行する、メモリアクセス制御方法。
【請求項７】
複数のプロセッサの各々から前記複数のプロセッサ間で共有される記憶領域を含む共有メモリに対するアクセスを制御する際に、
ハードウェアにより前記アクセスを制御させる場合に前記ハードウェアが制御可能な第１プロセッサのプロセッサ数を決定し、
前記複数のプロセッサのうちの、決定された前記プロセッサ数を超える残りの数の第２プロセッサから前記共有メモリに対する前記アクセスの制御を、前記複数のプロセッサから前記共有メモリに対する前記アクセスの頻度に基づき、前記第２プロセッサが実行するソフトウェアにより行なう第１制御、又は、前記第２プロセッサが発行するコマンドにより前記第１プロセッサに実行させる第２制御、によって実行する、
制御部を備える、情報処理装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリアクセス制御プログラム、メモリアクセス制御方法、及び情報処理装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
複数のプロセッサと、複数のプロセッサ間で共有される記憶領域を含む共有メモリとを備えるシステムが知られている。
【０００３】
プロセッサ、例えばＣＰＵ（Central Processing Unit）はキャッシュを備えるため、プロセッサが共有メモリにアクセスする場合、プロセッサのキャッシュと共有メモリとの間でデータの不整合が起こらないようにするためのアクセスの制御が行なわれる。このような制御には、共有メモリの一貫性を維持するための一貫性制御（コヒーレンシ制御）が含まれる。
【０００４】
例えば、プロセッサ＃０が共有メモリのメモリ番地＃０の値“0”を読み出してプロセッサ＃０のキャッシュに格納し、その後、プロセッサ＃１が当該メモリ番地＃０の値を“1”に書き換えた場合を想定する。この場合、一貫性制御では、プロセッサ＃０のキャッシュに格納された当該メモリ番地＃０の値“0”が無効化される。
【０００５】
このような処理は、例えば、一貫性を制御するためのプロトコルを扱うハードウェアにより行なわれる。
【先行技術文献】
【特許文献】
【０００６】
米国特許出願公開第２０２０／０３４９０７５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ハードウェアにより一貫性制御が行なわれる場合、ハードウェアの性能等に応じて、一貫性の制御が可能なプロセッサの数に制限が生じる可能性がある。
【０００８】
一方、このような制限を回避して全てのプロセッサを共有メモリに接続するために、全てのプロセッサから共有メモリへのアクセスの一貫性制御をソフトウェアにより実行することも考えられる。しかし、ソフトウェアによる一貫性制御では、逐次且つ相互に関係するキャッシュ状態をソフトウェアによって確認することになるため、ハードウェアによる一貫性制御と比較して、処理コスト、例えば一貫性制御による遅延時間（レイテンシ）が大きい。このため、遅延時間が増加し、複数のプロセッサから共有メモリへのアクセスの性能が大きく低下する可能性がある。
【０００９】
１つの側面では、本発明は、複数のプロセッサから共有メモリに対するアクセスの性能を向上させることを目的の１つとする。
【課題を解決するための手段】
【００１０】
１つの側面では、メモリアクセス制御プログラムは、複数のプロセッサの各々から前記複数のプロセッサ間で共有される記憶領域を含む共有メモリに対するアクセスを制御する際に、前記複数のプロセッサのうちのいずれかのプロセッサに、以下の処理を実行させてよい。前記処理は、ハードウェアにより前記アクセスを制御させる場合に前記ハードウェアが制御可能な第１プロセッサのプロセッサ数を決定してよい。また、前記処理は、前記複数のプロセッサのうちの、決定された前記プロセッサ数を超える残りの数の第２プロセッサから前記共有メモリに対する前記アクセスの制御を、前記複数のプロセッサから前記共有メモリに対する前記アクセスの頻度に基づき、前記第２プロセッサが実行するソフトウェアにより行なう第１制御、又は、前記第２プロセッサが発行するコマンドにより前記第１プロセッサに実行させる第２制御、によって実行してよい。
【発明の効果】
（【００１１】以降は省略されています）

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