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公開番号2024155917
公報種別公開特許公報(A)
公開日2024-10-31
出願番号2024122342,2022549345
出願日2024-07-29,2020-04-14
発明の名称バックサイドソースコンタクトを備える3次元メモリデバイスを形成するための方法
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20241024BHJP()
要約【課題】3次元(3D)メモリデバイスおよびその製作方法を提供する。
【解決手段】3Dメモリデバイスの実施形態およびそれを形成するための方法が開示されている。一例では、3Dメモリデバイスを形成するための方法が開示される。基板の第1の側における第2の半導体層よりも上にある犠牲層、および犠牲層上の誘電体スタックは、その後に形成される。誘電体スタックおよび犠牲層を垂直方向に貫通し、第2の半導体層内に貫入するチャネル構造が形成される。犠牲層は、第2の半導体層と接触している第1の半導体層に置き換えられる。誘電体スタックは、メモリスタックに置き換えられ、それにより、チャネル構造は、メモリスタックおよび第1の半導体層を垂直方向に貫通し、第2の半導体層内に貫入する。ソースコンタクトが、第2の半導体層と接触するように基板の第1の側と反対の第2の側に形成される。
【選択図】図1
特許請求の範囲【請求項１】
３次元（３Ｄ）メモリデバイスを形成するための方法であって、
続いて、犠牲層を基板の第１の側における第２の半導体層よりも上に、誘電体スタックを前記犠牲層上に形成するステップと、
前記誘電体スタックおよび前記犠牲層を垂直方向に貫通し、前記第２の半導体層内に貫入するチャネル構造を形成するステップと、
前記犠牲層を、前記第２の半導体層と接触している第１の半導体層に置き換えるステップと、
前記誘電体スタックをメモリスタックに置き換え、それにより、前記チャネル構造は、前記メモリスタックおよび前記第１の半導体層を垂直方向に貫通し、前記第２の半導体層内に貫入する、ステップと、
ソースコンタクトを、前記第２の半導体層と接触するように前記基板の前記第１の側と反対の第２の側に形成するステップとを含む方法。
続きを表示（約 1,100 文字）【請求項２】
前記犠牲層を形成する前に、前記第１の側において、前記基板の一部にＮ型ドーパントをドープして、前記第２の半導体層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記犠牲層を前記第１の半導体層に置き換えるステップは、
前記誘電体スタックを垂直方向に貫通する開口部を形成して前記犠牲層の一部を露出させるステップと、
前記開口部を通して前記犠牲層をエッチングしてキャビティを形成するステップと、
Ｎ型ドープポリシリコンを前記開口部を通して前記キャビティ内に堆積して前記第１の半導体層を形成するステップとを含む、請求項１または２に記載の方法。
【請求項４】
続いて前記犠牲層および前記誘電体スタックを形成するステップは、
ポリシリコンを前記第２の半導体層上に堆積して、前記犠牲層を形成するステップと、
代替的に、スタック誘電体層およびスタック犠牲層を前記犠牲層上に堆積して前記誘電体スタックを形成するステップとを含む、請求項３に記載の方法。
【請求項５】
前記誘電体スタックを前記メモリスタックに置き換えるステップは、前記スタック犠牲層を前記開口部を通してスタック導電体層に置き換えるステップを含む、請求項４に記載の方法。
【請求項６】
前記メモリスタックを形成した後に、１つまたは複数の誘電体材料を前記開口部内に堆積して、前記メモリスタックを垂直方向に貫通する絶縁構造を形成するステップをさらに含む、請求項３から５のいずれか一項に記載の方法。
【請求項７】
前記ソースコンタクトは、前記絶縁構造に整列される、請求項６に記載の方法。
【請求項８】
前記ソースコンタクトを形成する前に、前記第２の側から、前記基板を薄化して、前記第２の半導体層を露出させるステップをさらに含む、請求項１から７のいずれか一項に記載の方法。
【請求項９】
前記ソースコンタクトよりも上にあり、前記ソースコンタクトに電気的に接続されている相互接続層を形成するステップをさらに含む、請求項１から８のいずれか一項に記載の方法。
【請求項１０】
前記第２の半導体層を通り、前記相互接続層と接触する、コンタクトを形成するステップをさらに含み、それにより前記第１の半導体層は、前記第２の半導体層、前記ソースコンタクト、および前記相互接続層を通して前記コンタクトに電気的に接続される、請求項９に記載の方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さなサイズに縮小される。しかしながら、メモリセルの特徴寸法が下限値に近づくにつれ、プレーナプロセスおよび製作技術は困難になり、コストが増大する。そのようなものとして、プレーナ型メモリセルのメモリ密度は上限値に近づいている。
【０００３】
３Ｄメモリアーキテクチャは、プレーナ型メモリセルのこの密度限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの、およびメモリアレイからの信号を制御するための周辺デバイスとを含む。
【発明の概要】
【課題を解決するための手段】
【０００４】
３Ｄメモリデバイスの実施形態およびそれを形成するための方法が本明細書において開示される。
【０００５】
一例において、３Ｄメモリデバイスを形成するための方法が開示されている。基板の第１の側における第２の半導体層よりも上にある犠牲層、および犠牲層上の誘電体スタックが、その後に形成される。誘電体スタックおよび犠牲層を垂直方向に貫通し、第２の半導体層内に貫入するチャネル構造が形成される。犠牲層は、第２の半導体層と接触している第１の半導体層に置き換えられる。誘電体スタックは、メモリスタックに置き換えられ、それにより、チャネル構造は、メモリスタックおよび第１の半導体層を垂直方向に貫通し、第２の半導体層内に貫入する。ソースコンタクトが、第２の半導体層と接触するように基板の第１の側と反対の第２の側に形成される。
【０００６】
別の例では、３Ｄメモリデバイスを形成するための方法が開示されている。基板の第１の側においてメモリスタックを垂直方向に貫通し、Ｎ型ドープ半導体層に貫入するチャネル構造が形成される。メモリスタックは、交互配置されたスタック導電体層およびスタック誘電体層を含む。絶縁構造が、メモリスタックを垂直方向に貫通する開口部内に形成される。ソースコンタクトが、Ｎ型ドープ半導体層と接触し、絶縁構造に整列されるように基板の第１の側と反対の第２の側に形成される。
【０００７】
さらに別の例では、３Ｄメモリデバイスを形成するための方法が開示されている。周辺回路が、第１の基板上に形成される。メモリスタックおよび第１の半導体層を垂直方向に貫通し、第２の基板上の第２の半導体層内に貫入するチャネル構造が形成される。第１の基板および第２の基板が向かい合わせに接合され、それによりメモリスタックは周辺回路より上にある。第２の基板は、薄化されて、第２の半導体層を露出させる。ソースコンタクトが、メモリスタックより上に形成され、第２の半導体層と接触している。
【０００８】
本明細書に組み込まれ、本明細書の一部を成す、添付図面は、本開示の実施形態を例示し、説明と併せて、本開示の原理を説明し、当業者が本開示を作製し、使用することを可能にするのにさらに役立つ。
【図面の簡単な説明】
【０００９】
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスの断面を例示する側面図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスの断面を例示する平面図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスの断面を例示する別の平面図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための方法のフローチャートである。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための方法のフローチャートである。
【発明を実施するための形態】
【００１０】
本開示の実施形態は、添付図面を参照しつつ説明される。
（【００１１】以降は省略されています）

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