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公開番号2024148551
公報種別公開特許公報(A)
公開日2024-10-18
出願番号2023061763
出願日2023-04-05
発明の名称終端抵抗調整プログラム、終端抵抗調整方法、および情報処理装置
出願人富士通株式会社
代理人個人
主分類H04L 25/02 20060101AFI20241010BHJP(電気通信技術)
要約【課題】メモリの終端抵抗を調整しやすくすること。
【解決手段】システム制御ユニット120は、メモリバス#0に接続された各メモリ#0～#2の終端抵抗の設定を初期設定にして、各メモリ#0～#2の第1メモリアイパターンを測定する。システム制御ユニット120は、各メモリ#0～#2の終端抵抗の設定を4コーナー設定それぞれにして、各メモリ#0～#2の第2メモリアイパターンを測定する。システム制御ユニット120は、各メモリ#0～#2の第1メモリアイパターンと第2メモリアイパターンとに基づいて、初期設定および4コーナー設定以外の中間設定それぞれについて、各メモリ#0～#2の第3メモリアイパターンを推測する。システム制御ユニット120は、各メモリ#0～#2の第3メモリアイパターンに基づいて、クライテリアを満たすように、各メモリ#0～#2の終端抵抗の設定値を決定する。
【選択図】図2
特許請求の範囲【請求項１】
自装置内のＣＰＵとメモリバスを介して接続された複数のメモリの各メモリの終端抵抗それぞれに初期値を設定して、前記各メモリの第１メモリアイパターンを測定し、
前記各メモリの終端抵抗に設定可能な複数の設定値のいずれかの値を前記各メモリの終端抵抗それぞれに設定した場合に取り得る全通りの組合せのうち、前記複数の設定値の最小値または最大値のいずれかの値を設定した場合に取り得る特定の組合せそれぞれについて、前記各メモリの第２メモリアイパターンを測定し、
測定した前記各メモリの第１メモリアイパターンと前記各メモリの第２メモリアイパターンとに基づいて、前記全通りの組合せのうち、前記初期値および前記特定の組合せ以外の他の組合せそれぞれについて、前記各メモリの第３メモリアイパターンを推測し、
推測した前記各メモリの第３メモリアイパターンに基づいて、前記ＣＰＵと前記各メモリとの間の伝送品質に関する基準を満たすように、前記各メモリの終端抵抗の設定値を決定する、
処理をコンピュータに実行させることを特徴とする終端抵抗調整プログラム。
続きを表示（約 2,700 文字）【請求項２】
前記各メモリの第１メモリアイパターンを重ね合わせた第１共通アイパターンに基づいて、前記基準を満たすか否かを判断し、
前記第１共通アイパターンに基づき前記基準を満たすと判断した場合、前記初期値を前記各メモリの終端抵抗の設定値に決定する、
処理を前記コンピュータに実行させ、
前記第２メモリアイパターンを測定する処理は、
前記第１共通アイパターンに基づき前記基準を満たさないと判断した場合に、前記各メモリの第２メモリアイパターンを測定する、ことを特徴とする請求項１に記載の終端抵抗調整プログラム。
【請求項３】
前記各メモリの第２メモリアイパターンを重ね合わせた第２共通アイパターンに基づいて、前記基準を満たすか否かを判断し、
前記第２共通アイパターンに基づき前記基準を満たすと判断した場合、前記特定の組合せを前記各メモリの終端抵抗の設定値に決定する、
処理を前記コンピュータに実行させ、
前記第３メモリアイパターンを推測する処理は、
前記第２共通アイパターンに基づき前記基準を満たさないと判断した場合に、前記各メモリの第３メモリアイパターンを推測する、ことを特徴とする請求項２に記載の終端抵抗調整プログラム。
【請求項４】
前記決定する処理は、
前記他の組合せのうち、推測した前記各メモリの第３メモリアイパターンを重ね合わせた第３共通アイパターンが最大となる組合せを特定し、
特定した前記組合せについて、前記各メモリの第４メモリアイパターンを測定し、
測定した前記各メモリの第４メモリアイパターンを重ね合わせた第４共通アイパターンに基づいて、前記基準を満たすか否かを判断し、
前記第４共通アイパターンに基づき前記基準を満たすと判断した場合、特定した前記組合せを前記各メモリの終端抵抗の設定値に決定する、
ことを特徴とする請求項１に記載の終端抵抗調整プログラム。
【請求項５】
前記決定する処理は、
前記第４共通アイパターンに基づき前記基準を満たさないと判断した場合、特定した前記組合せのいずれかの値を、前記複数の設定値のうちの他の値に変更した変更後の組合せについて、前記各メモリの第５メモリアイパターンを測定し、
測定した前記各メモリの第５メモリアイパターンを重ね合わせた第５共通アイパターンに基づいて、前記基準を満たすか否かを判断し、
前記第５共通アイパターンに基づき前記基準を満たすと判断した場合、前記変更後の組合せを前記各メモリの終端抵抗の設定値に決定する、
ことを特徴とする請求項４に記載の終端抵抗調整プログラム。
【請求項６】
前記決定する処理は、
前記第４共通アイパターンに基づき前記基準を満たさないと判断した場合、前記各メモリの第４メモリアイパターンに基づいて、前記複数のメモリの中から、前記第４共通アイパターンを小さくしているメモリを特定し、
特定した前記組合せのうち、特定した前記メモリとは異なる他のメモリの終端抵抗の値を、前記複数の設定値のうちの他の値に変更した変更後の組合せについて、前記各メモリの第５メモリアイパターンを測定する、
ことを特徴とする請求項５に記載の終端抵抗調整プログラム。
【請求項７】
前記第１メモリアイパターンを測定する処理は、
前記各メモリの終端抵抗それぞれに初期値を設定して、前記各メモリから読み出される各データ信号の第１アイパターンを測定し、
測定した前記各データ信号の第１アイパターンをストローブポイントで揃えて重ね合わせることにより、前記各メモリの第１メモリアイパターンを測定し、
前記第２メモリアイパターンを測定する処理は、
前記特定の組合せそれぞれについて、前記各メモリから読み出される前記各データ信号の第２アイパターンを測定し、
測定した前記各データ信号の第２アイパターンをストローブポイントで揃えて重ね合わせることにより、前記各メモリの第２メモリアイパターンを測定する、
ことを特徴とする請求項１に記載の終端抵抗調整プログラム。
【請求項８】
自装置内のＣＰＵとメモリバスを介して接続された複数のメモリの各メモリの終端抵抗それぞれに初期値を設定して、前記各メモリの第１メモリアイパターンを測定し、
前記各メモリの終端抵抗に設定可能な複数の設定値のいずれかの値を前記各メモリの終端抵抗それぞれに設定した場合に取り得る全通りの組合せのうち、前記複数の設定値の最小値または最大値のいずれかの値を設定した場合に取り得る特定の組合せそれぞれについて、前記各メモリの第２メモリアイパターンを測定し、
測定した前記各メモリの第１メモリアイパターンと前記各メモリの第２メモリアイパターンとに基づいて、前記全通りの組合せのうち、前記初期値および前記特定の組合せ以外の他の組合せそれぞれについて、前記各メモリの第３メモリアイパターンを推測し、
推測した前記各メモリの第３メモリアイパターンに基づいて、前記ＣＰＵと前記各メモリとの間の伝送品質に関する基準を満たすように、前記各メモリの終端抵抗の設定値を決定する、
処理をコンピュータが実行することを特徴とする終端抵抗調整方法。
【請求項９】
自装置内のＣＰＵとメモリバスを介して接続された複数のメモリの各メモリの終端抵抗それぞれに初期値を設定して、前記各メモリの第１メモリアイパターンを測定し、
前記各メモリの終端抵抗に設定可能な複数の設定値のいずれかの値を前記各メモリの終端抵抗それぞれに設定した場合に取り得る全通りの組合せのうち、前記複数の設定値の最小値または最大値のいずれかの値を設定した場合に取り得る特定の組合せそれぞれについて、前記各メモリの第２メモリアイパターンを測定し、
測定した前記各メモリの第１メモリアイパターンと前記各メモリの第２メモリアイパターンとに基づいて、前記全通りの組合せのうち、前記初期値および前記特定の組合せ以外の他の組合せそれぞれについて、前記各メモリの第３メモリアイパターンを推測し、
推測した前記各メモリの第３メモリアイパターンに基づいて、前記ＣＰＵと前記各メモリとの間の伝送品質に関する基準を満たすように、前記各メモリの終端抵抗の設定値を決定する、
制御部を有することを特徴とする情報処理装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、終端抵抗調整プログラム、終端抵抗調整方法、および情報処理装置に関する。
続きを表示（約 3,500 文字）【背景技術】
【０００２】
近年、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）とメモリとの間のデータ通信環境は、様々な要因により厳しくなっている。例えば、伝送速度の高速化や低電圧化により、アイパターンが縮小する傾向にある。ＤＤＲ（ＤｏｕｂｌｅＤａｔａＲａｔｅ）４では、シングルエンド方式のパラレルバスで１チャネルあたりの伝送速度は２４００Ｍｂｐｓを超えている。
【０００３】
また、大規模システムでは、基板の多層化によりノイズの影響を受けやすくなっており、様々なメモリ搭載条件に対応することが望まれる。メモリの各種仕様についてはＪＥＤＥＣ（ＪｏｉｎｔＥｌｅｃｔｒｏｎＤｅｖｉｃｅＥｎｇｉｎｅｅｒｉｎｇＣｏｕｎｃｉｌ）規格で定義されているものの、メーカ間の差によるインピーダンス不整合によりＣＰＵとメモリとの間の伝送路上で信号の反射が発生することがある。
【０００４】
先行技術としては、モジュール基板上のデータバスとデータ入出力パッドとの配線の長さが長いメモリチップの終端抵抗制御パッドを、終端抵抗制御配線に接続し、ＯＤＴ端子から終端抵抗のオンオフを制御し、モジュール基板上のデータバスとデータ入出力パッドとの配線の長さが短いメモリチップの終端抵抗制御パッドについて終端抵抗をオンさせるように固定電位に接続するものがある。
【先行技術文献】
【特許文献】
【０００５】
特開２００９－２９４８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来技術では、ＣＰＵとメモリとの間の伝送路上でのインピーダンス不整合による反射を回避するために挿入されるメモリの終端抵抗を調整することが難しい。
【０００７】
一つの側面では、本発明は、メモリの終端抵抗を調整しやすくすることを目的とする。
【課題を解決するための手段】
【０００８】
１つの実施態様では、自装置内のＣＰＵとメモリバスを介して接続された複数のメモリの各メモリの終端抵抗それぞれに初期値を設定して、前記各メモリの第１メモリアイパターンを測定し、前記各メモリの終端抵抗に設定可能な複数の設定値のいずれかの値を前記各メモリの終端抵抗それぞれに設定した場合に取り得る全通りの組合せのうち、前記複数の設定値の最小値または最大値のいずれかの値を設定した場合に取り得る特定の組合せそれぞれについて、前記各メモリの第２メモリアイパターンを測定し、測定した前記各メモリの第１メモリアイパターンと前記各メモリの第２メモリアイパターンとに基づいて、前記全通りの組合せのうち、前記初期値および前記特定の組合せ以外の他の組合せそれぞれについて、前記各メモリの第３メモリアイパターンを推測し、推測した前記各メモリの第３メモリアイパターンに基づいて、前記ＣＰＵと前記各メモリとの間の伝送品質に関する基準を満たすように、前記各メモリの終端抵抗の設定値を決定する、終端抵抗調整プログラムが提供される。
【発明の効果】
【０００９】
本発明の一側面によれば、メモリの終端抵抗を調整しやすくすることができるという効果を奏する。
【図面の簡単な説明】
【００１０】
図１は、サーバ装置１００の装置構成例を示す説明図である。
図２は、ＣＰＵ－メモリ間の伝送系を示す説明図である。
図３は、終端抵抗の一例を示す説明図である。
図４は、ＣＰＵにおける信号の受信例を示す説明図である。
図５は、終端抵抗の違いによるアイパターンの変化を示す説明図である。
図６は、３種類のアイパターンの一例を示す説明図である。
図７は、共通アイパターンのイメージを示す説明図である。
図８は、サーバ装置１００の機能的構成例を示すブロック図である。
図９は、アイパターンの一例を示す説明図である。
図１０は、メモリの終端抵抗の組合せを示す説明図である。
図１１は、メモリアイパターンの推測例を示す説明図である。
図１２は、推測波形の作成例を示す説明図（その１）である。
図１３は、推測波形の作成例を示す説明図（その２）である。
図１４は、推測波形の作成例を示す説明図（その３）である。
図１５は、推測波形の作成例を示す説明図（その４）である。
図１６は、エラー部の値の書換例を示す説明図である。
図１７は、推測波形のイメージを示す説明図である。
図１８は、波形管理テーブル１８００の記憶内容の一例を示す説明図である。
図１９は、仮の最適設定のメモリアイパターンの一例を示す説明図である。
図２０は、仮の最適設定の共通アイパターンの一例を示す説明図である。
図２１は、メモリアイパターンと共通アイパターンとの関係を示す説明図である。
図２２は、共通アイパターンの拡大例を示す説明図である。
図２３は、メモリ＃１，＃２の終端抵抗の組合せ例を示す説明図（その１）である。
図２４は、メモリ＃１，＃２の終端抵抗の組合せ例を示す説明図（その２）である。
図２５は、メモリトレーニングにおける終端抵抗の探索例を示す説明図である。
図２６は、システム制御ユニット１２０の終端抵抗調整処理手順の一例を示すフローチャート（その１）である。
図２７は、システム制御ユニット１２０の終端抵抗調整処理手順の一例を示すフローチャート（その２）である。
図２８は、システム制御ユニット１２０の終端抵抗調整処理手順の一例を示すフローチャート（その３）である。
図２９は、システム制御ユニット１２０の終端抵抗調整処理手順の一例を示すフローチャート（その４）である。
図３０は、推測波形作成処理の具体的処理手順の一例を示すフローチャート（その１）である。
図３１は、推測波形作成処理の具体的処理手順の一例を示すフローチャート（その２）である。
図３２は、実施例にかかる共通アイパターンの一例を示す説明図（その１）である。
図３３は、実施例にかかる共通アイパターンの一例を示す説明図（その２）である。
図３４は、実施例にかかる共通アイパターンの一例を示す説明図（その３）である。
図３５は、実施例にかかる共通アイパターンの一例を示す説明図（その４）である。
図３６は、実施例にかかるメモリアイパターンの一例を示す説明図（その１）である。
図３７は、実施例にかかるメモリアイパターンの一例を示す説明図（その２）である。
図３８は、実施例にかかるメモリアイパターンの一例を示す説明図（その３）である。
図３９は、実施例にかかる各設定のメモリアイパターンを示す説明図（その１）である。
図４０は、実施例にかかる推測波形の作成例を示す説明図（その１）である。
図４１は、実施例にかかる終端抵抗の組合せ例を示す説明図（その１）である。
図４２は、実施例にかかる推測波形の作成例を示す説明図（その２）である。
図４３は、実施例にかかる終端抵抗の組合せ例を示す説明図（その２）である。
図４４は、実施例にかかる各設定のメモリアイパターンを示す説明図（その２）である。
図４５は、実施例にかかる波形管理テーブル１８００の記憶内容の一例を示す説明図である。
図４６は、実施例にかかる共通アイパターンの一例を示す説明図（その５）である。
図４７は、実施例にかかる共通アイパターンの一例を示す説明図（その６）である。
図４８は、実施例にかかる共通アイパターンの一例を示す説明図（その７）である。
図４９は、実施例にかかる終端抵抗の組合せ例を示す説明図（その３）である。
図５０は、実施例にかかる共通アイパターンの一例を示す説明図（その８）である。
図５１は、実施例にかかる終端抵抗の組合せ例を示す説明図（その４）である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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