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公開番号2024141357
公報種別公開特許公報(A)
公開日2024-10-10
出願番号2023052955
出願日2023-03-29
発明の名称多層基板および多層基板の配線設計プログラム
出願人富士通株式会社
代理人個人
主分類H05K 3/46 20060101AFI20241003BHJP(他に分類されない電気技術)
要約【課題】多層基板および多層基板の配線設計プログラムは、ビア間のクロストークを抑制することを目的とする。
【解決手段】多層基板は、多層基板の厚さ方向に積層された複数の配線層と、前記厚さ方向に延伸する複数のビアと、を備え、前記複数の配線層は、電源供給層と、第1配線層と、第2配線層とを含み、前記第1配線層は、前記厚さ方向において前記電源供給層の一方の側に位置し、前記第2配線層は、前記厚さ方向において前記電源供給層の他方の側に位置し、前記多層基板の平面内において、前記複数のビアのうち第1ビアと第2ビアとは互いに隣接し、前記第1ビアは前記第1配線層に接続され、前記第2ビアは前記第2配線層に接続されている。
【選択図】図3
特許請求の範囲【請求項１】
多層基板の厚さ方向に積層された複数の配線層と、
前記厚さ方向に延伸する複数のビアと、を備え、
前記複数の配線層は、電源供給層と、第１配線層と、第２配線層とを含み、
前記第１配線層は、前記厚さ方向において前記電源供給層の一方の側に位置し、
前記第２配線層は、前記厚さ方向において前記電源供給層の他方の側に位置し、
前記多層基板の平面内において、前記複数のビアのうち第１ビアと第２ビアとは互いに隣接し、
前記第１ビアは前記第１配線層に接続され、
前記第２ビアは前記第２配線層に接続されている、
多層基板。
続きを表示（約 830 文字）【請求項２】
前記複数のビアは前記平面内において格子状に配置され、
前記第１ビアと前記第２ビアとは、前記格子の辺の方向において隣接する、
請求項１に記載の多層基板。
【請求項３】
前記複数のビアは前記平面内において格子状に配置され、
前記第１ビアと前記第２ビアとは、前記格子の対角線の方向において隣接する、
請求項１に記載の多層基板。
【請求項４】
前記複数のビアは前記平面内において格子状に配置され、
前記第１ビアと前記第２ビアとは、前記格子の辺の方向において隣接し、
前記複数のビアのうち第３ビアは、前記格子の対角線の方向において前記第１ビアまたは前記第２ビアと隣接し、
前記第３ビアは前記第１配線層または前記第２配線層に接続されている、
請求項１に記載の多層基板。
【請求項５】
前記電源供給層は少なくとも２つの前記配線層を含み、
前記厚さ方向において前記少なくとも２つの電源供給層は互いに隣接する、
請求項１または２に記載の多層基板。
【請求項６】
前記第１ビア、前記第２ビア、前記第１配線層および前記第２配線層は、信号の入力および出力に用いられる、
請求項１または２に記載の多層基板。
【請求項７】
コンピュータに、
多層基板の厚さ方向に延伸する複数のビアのうち、前記多層基板の平面内において隣接する第１ビアと第２ビアとを抽出し、
前記多層基板の厚さ方向に積層された複数の配線層のうち、前記厚さ方向において電源供給層の一方の側に位置する前記第１配線層と前記第１ビアとが接続され、
前記複数の配線層のうち、前記電源供給層の他方の側に位置する第２配線層と前記第２ビアとが接続されるような設計をする、処理を実行させる多層基板の配線設計プログラム。

発明の詳細な説明【技術分野】
【０００１】
本発明は、多層基板および多層基板の配線設計プログラムに関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
複数の配線層を含む多層基板が知られている。複数の配線層は積層されている。複数の配線層の間は、ビアにより接続されている。ビアの長さを削減することで、浮遊容量の影響を低下させ、高速信号の伝送を可能とすることが知られている（例えば、特許文献１参照）。ペアになる２つのビアが差動信号の伝送路を構成することが知られている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
特開平６－５３３４９号公報
特開２０１０－１９２７６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＣＰＵ（Central Processing Unit、中央演算処理装置）などの素子が多層基板に実装される。こうした素子には小型化が要求されている。このため、素子のピン配列（ピンアサイン）は制限され、ピンアサインを自由に変更することは難しい。多層基板のビアの配置は、素子のピンアサインに応じて設計される。例えば、信号を伝送するためのビアが隣り合って配置されることもある。これらのビアの間でクロストークが発生する恐れがある。特許文献１や特許文献２では、この点において、改善の余地があった。
【０００５】
１つの側面では、本明細書開示の多層基板および多層基板の配線設計プログラムは、ビア間のクロストークを抑制することを目的とする。
【課題を解決するための手段】
【０００６】
１つの態様では、多層基板は、多層基板の厚さ方向に積層された複数の配線層と、前記厚さ方向に延伸する複数のビアと、を備え、前記複数の配線層は、電源供給層と、第１配線層と、第２配線層とを含み、前記第１配線層は、前記厚さ方向において前記電源供給層の一方の側に位置し、前記第２配線層は、前記厚さ方向において前記電源供給層の他方の側に位置し、前記多層基板の平面内において、前記複数のビアのうち第１ビアと第２ビアとは互いに隣接し、前記第１ビアは前記第１配線層に接続され、前記第２ビアは前記第２配線層に接続されている。
【０００７】
他の態様では、多層基板の配線設計プログラムは、コンピュータに、多層基板の厚さ方向に延伸する複数のビアのうち、前記多層基板の平面内において隣接する第１ビアと第２ビアとを抽出し、前記多層基板の厚さ方向に積層された複数の配線層のうち、前記厚さ方向において電源供給層の一方の側に位置する前記第１配線層と前記第１ビアとが接続され、前記複数の配線層のうち、前記電源供給層の他方の側に位置する第２配線層と前記第２ビアとが接続されるような設計をする、処理を実行させる。
【発明の効果】
【０００８】
本明細書開示の多層基板および多層基板の配線設計プログラムによれば、ビア間のクロストークを抑制することができる。
【図面の簡単な説明】
【０００９】
図１は第１実施形態の多層基板を備えた半導体装置の側面図である。
図２は多層基板の構成を例示する模式図である。
図３（Ａ）は多層基板を例示する平面図である。図３（Ｂ）は多層基板を例示する断面図である。図３（Ｃ）はビア間の配線パターンを例示する平面図である。
図４（Ａ）は比較例に係る多層基板を例示する平面図である。図４（Ｂ）は比較例に係る多層基板を例示する断面図である。
図５はクロストークノイズを例示する図である。
図６はアイパターンの評価結果を表す図である。
図７（Ａ）は配線設計装置の構成を例示するブロック図である。図７（Ｂ）は配線設計の処理を例示するフローチャートである。
図８は配線設計の処理を例示するフローチャートである。
図９は実施例１に係る多層基板を例示する平面図である。
図１０は多層基板の構成を例示する模式図である。
図１１（Ａ－１）から図１１（Ｂ－２）は、図９の部分Ａにおける接続の例を示す図である。
図１２（Ａ－１）から図１２（Ｂ－２）は、図９の部分Ａにおける接続の例を示す図である。
図１３（Ａ－１）から図１３（Ｂ－２）は、図９の部分Ａにおける接続の例を示す図である。
図１４（Ａ－１）から図１４（Ｂ－２）は、図９の部分Ａにおける接続の例を示す図である。
図１５は実施例２に係る多層基板を例示する平面図である。
図１６（Ａ）から図１６（Ｈ）は図１５の部分Ｂにおける接続の例を示す図である。
図１７は実施例３に係る多層基板を例示する平面図である。
図１８（Ａ）から図１８（Ｈ）は図１７の部分Ｃにおける接続の例を示す図である。
図１９は実施例４に係る半導体装置を例示する模式図である。
図２０（Ａ）は実施例５に係る半導体装置を例示する模式図である。図２０（Ｂ）はソケットを拡大した図である。
図２１（Ａ）は変形例１に係る多層基板を例示する模式図である。図２１（Ｂ）は変形例２に係る多層基板を例示する模式図である。図２１（Ｃ）は変形例３に係る多層基板を例示する模式図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について、添付図面を参照しつつ説明する。ただし、図面中、各部の寸法、比率等は、実際のものと完全に一致するようには図示されていない場合がある。また、図面によっては、説明の都合上、実際には存在する構成要素が省略されていたり、寸法が実際よりも誇張されて描かれていたりする場合がある。
（【００１１】以降は省略されています）

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