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公開番号2024128105
公報種別公開特許公報(A)
公開日2024-09-20
出願番号2024112827,2021082800
出願日2024-07-12,2021-05-14
発明の名称半導体装置
出願人株式会社デンソー
代理人弁理士法人ゆうあい特許事務所
主分類H01L 29/78 20060101AFI20240912BHJP(基本的電気素子)
要約【課題】等電位線のせり上がりによるゲート寿命の低下を抑制できる半導体装置を提供する。
【解決手段】アクティブ領域1aおよび非アクティブ領域1bのうちのアクティブ領域1a側において、第1ディープ層14および第1電流分散層13とベース領域18との間に、ベース領域18と繋がると共に第1ディープ層14と繋がり、トレンチ21の長手方向と同方向に延設された複数のラインが並べられたストライプ部171を有した第2ディープ層17を備える。また、第1電流分散層13とベース領域18との間に形成され、ストライプ部171を構成する複数のラインの間に配置された第2電流分散層15を備える。そして、第1ストライプ部141を構成する各ラインは、枠状部142に繋がる先端部141aと、先端部141aよりも内側に位置する内側部141bとを含み、先端部141aの幅を内側部141bの幅以上とする。
【選択図】図1
特許請求の範囲【請求項１】
複数のトレンチゲート構造を有する半導体スイッチング素子が形成され、素子動作させられるアクティブ領域（１ａ）と、該アクティブ領域を囲み素子動作させられない非アクティブ領域（１ｂ）とを有する半導体装置であって、
第１導電型または第２導電型の半導体領域（１１）と、
前記半導体領域の上に形成され、前記半導体領域よりも低不純物濃度とされた第１導電型の第１不純物領域（１２）と、
前記第１不純物領域の上に形成された第２導電型のベース領域（１８）と、
前記ベース領域の上に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第２不純物領域（１９）と、
一方向を長手方向として前記第２不純物領域の表面から前記ベース領域よりも深くまで形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有する複数の前記トレンチゲート構造と、
前記第２不純物領域に電気的に接続されると共に前記ベース領域に電気的に接続される第１電極（２４）と、
前記半導体領域の裏面側に形成され、前記半導体領域と電気的に接続される第２電極（２６）と、を有する前記半導体スイッチング素子を備え、
さらに、前記第１不純物領域と前記ベース領域との間に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第１電流分散層（１３）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において一方向を長手方向として延設され、複数のラインが並べられた第１ストライプ部（１４１）と、前記非アクティブ領域に形成され、前記第１ストライプ部の周囲を囲みつつ前記第１ストライプ部を構成する各ラインに繋がる枠状部（１４２）とを有し、第２導電型の第１ディープ層（１４）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において、前記第１ディープ層および前記第１電流分散層と前記ベース領域との間に形成され、前記ベース領域と繋がると共に前記第１ディープ層と繋がり、前記トレンチの長手方向と同方向に延設された複数のラインが並べられた第２ストライプ部（１７１）を有し、第２導電型の第２ディープ層（１７）と、
前記第１電流分散層と前記ベース領域との間に形成され、前記第２ストライプ部を構成する前記複数のラインの間に配置された第１導電型の第２電流分散層（１５）と、を備え、
前記第１ストライプ部を構成する各ラインは、前記枠状部に繋がる先端部（１４１ａ）と、該先端部よりも内側に位置する内側部（１４１ｂ）とを含み、前記先端部の幅が前記内側部の幅以上とされている、半導体装置。
続きを表示（約 2,100 文字）【請求項２】
前記先端部の幅が先端に向かうほど徐々に大きくされており、前記第１電流分散層の先端が台形状、三角形状もしくは楕円形状のいずれか１つとされている、請求項１に記載の半導体装置。
【請求項３】
前記先端部の幅が先端に向うほど徐々に大きくされており、前記内側部の幅が０．３μｍ以上とされ、前記先端部のうちの前記枠状部に繋がる位置である最も先端位置において、前記先端部の幅が前記内側部の幅よりも片側０．１～０．２μｍ広くなっている、請求項１に記載の半導体装置。
【請求項４】
前記トレンチゲート構造は、前記トレンチが該トレンチの長手方向に対して直交する方向に複数並べて形成されることでストライプ状とされており、
前記先端部は、ストライプ状とされた前記トレンチゲート構造のうち最も外側に位置する部分と重なるレイアウトとされている、請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
複数のトレンチゲート構造を有する半導体スイッチング素子が形成され、素子動作させられるアクティブ領域（１ａ）と、該アクティブ領域を囲み素子動作させられない非アクティブ領域（１ｂ）とを有する半導体装置であって、
第１導電型または第２導電型の半導体領域（１１）と、
前記半導体領域の上に形成され、前記半導体領域よりも低不純物濃度とされた第１導電型の第１不純物領域（１２）と、
前記第１不純物領域の上に形成された第２導電型のベース領域（１８）と、
前記ベース領域の上に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第２不純物領域（１９）と、
一方向を長手方向として前記第２不純物領域の表面から前記ベース領域よりも深くまで形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有する複数の前記トレンチゲート構造と、
前記第２不純物領域に電気的に接続されると共に前記ベース領域に電気的に接続される第１電極（２４）と、
前記半導体領域の裏面側に形成され、前記半導体領域と電気的に接続される第２電極（２６）と、を有する前記半導体スイッチング素子を備え、
さらに、前記第１不純物領域と前記ベース領域との間に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第１電流分散層（１３）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において一方向を長手方向として延設され、複数のラインが並べられた第１ストライプ部（１４１）と、前記非アクティブ領域に形成され、前記第１ストライプ部の周囲を囲みつつ前記第１ストライプ部を構成する各ラインに繋がる枠状部（１４２）とを有し、第２導電型の第１ディープ層（１４）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において、前記第１ディープ層および前記第１電流分散層と前記ベース領域との間に形成され、前記ベース領域と繋がると共に前記第１ディープ層と繋がり、前記トレンチの長手方向と同方向に延設された複数のラインが並べられた第２ストライプ部（１７１）を有し、第２導電型の第２ディープ層（１７）と、
前記第１電流分散層と前記ベース領域との間に形成され、前記第２ストライプ部を構成する前記複数のラインの間に配置された第１導電型の第２電流分散層（１５）と、を備え、
前記第２ストライプ部を構成する各ラインは、先端部（１７１ａ）と、該先端部よりも内側に位置する内側部（１７１ｂ）とを含み、前記先端部の幅が前記内側部の幅より広くされている、半導体装置。
【請求項６】
前記先端部の幅が先端に向かうほど徐々に大きくされており、前記第２電流分散層の先端が長方形状、三角形状もしくは楕円形状のいずれか１つとされている、請求項５に記載の半導体装置。
【請求項７】
前記内側部の幅が０．７～１．６μｍとされ、前記先端部の前記内側部に対する幅の増加割合が１０～３０％とされている、請求項５に記載の半導体装置。
【請求項８】
前記先端部の幅は、先端に向うほど徐々に大きくなったのち一定幅になっており、
前記第２電流分散層の先端は長方形状になっている、請求項５または７に記載の半導体装置。
【請求項９】
前記非アクティブ領域内において、前記第１ディープ層における前記第１ストライプ部のうち最も前記枠状部側に位置するラインを前記先端部の幅が広くされる開始点としている、請求項６ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記第１ディープ層および前記第１電流分散層の下方に配置され、前記トレンチの長手方向と同方向を長手方向として延設された複数のラインが並べられた第３ストライプ部を有し、第２導電型の第３ディープ層（３０）を備えている、請求項２、３、４、６ないし９のいずれか１つに記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、トレンチゲート構造を有する半導体装置に関するものである。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
従来、炭化珪素（以下、ＳｉＣという）半導体装置などにおいて、大電流が流せるようにチャネル密度を高くしたトレンチゲート構造が採用されている。トレンチゲート構造のＳｉＣ半導体装置では、トレンチ底部に電界ストレスが加わることでゲート絶縁膜の絶縁破壊が生じる可能性がある。このため、特許文献１に、トレンチ底部に高電界が加わることを抑制してゲート絶縁膜が絶縁破壊されることを抑制したＳｉＣ半導体装置が提案されている。
【０００３】
このＳｉＣ半導体装置は、トレンチゲート構造よりも下方に、ｎ型の第１電流分散層とｐ型の第１ディープ層とを交互にストライプ状に並べた構造とされている。第１ディープ層は、トレンチゲート構造の両側に配置された第２ディープ層を介してｐ型のベース領域に連結され、ソース電位に固定される。
【０００４】
このような構造とすることで、第１ディープ層によって等電位線がトレンチゲート構造側にせり上がることが抑制され、トレンチゲート構造の底部に高電界が加わることが抑制されるため、ゲート絶縁膜の絶縁破壊を防止することが可能になる。
【先行技術文献】
【特許文献】
【０００５】
特開２０１９－４６９０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
トレンチゲート構造が形成されたセル領域のうち、素子動作が行われる領域をアクティブ領域とすると、セル領域のうちの残りの領域は、アクティブ領域を囲むように設けられた素子動作が行われない非アクティブ領域となる。上記した特許文献１の構造において、この非アクティブ領域を広範囲に第１ディープ層とすることで、第１ディープ層による電界緩和効果に基づいて等電位線のせり上がりを抑制する構造とすることについて検討を行った。
【０００７】
その結果、第１ディープ層のうちストライプ状に形成されるセル領域内の部分（以下、ストライプ部という）とその周囲を囲む外縁領域に位置する部分（以下、枠状部という）とが繋がる部分において第１ディープ層を形成しない部分が幅広になることが確認された。このような幅広となった第１ディープ層を形成しない部分が存在すると、その部分において電界緩和効果が低下し、等電位線のせり上がりが抑制できなくなるため、ゲート寿命の低下が懸念される。
【０００８】
また、枠状部とストライプ部との間、より詳しくは枠状部のうちストライプ部と平行な部分とそれに対向して配置されるストライプ部のうち最も外側のラインとの間隔がストライプ部を構成する各ライン同士の間隔よりも広がることが確認された。この間隔が広くなった枠状部とストライプ部との間においても、電界緩和効果が低下し、等電位線のせり上がりが抑制できなくなるため、ゲート寿命の低下が懸念される。
【０００９】
また、第１ディープ層と第２ディープ層をそれぞれストライプ状に形成しつつ、第１ディープ層と第２ディープ層を交差する構造とする場合、第１ディープ層のうちトレンチゲート構造に交差する部分が電流経路の阻害要因となる。このため、オン抵抗を増大させるという課題がある。
【００１０】
さらに、ｎ型のドリフト層とｐ型のベース領域を有するＳｉＣ半導体装置において、形成されたＰＮダイオードの通電時に発生する正孔の影響で順方向電圧Ｖｆが変動することが確認されている。
（【００１１】以降は省略されています）

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