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公開番号2024127086
公報種別公開特許公報(A)
公開日2024-09-20
出願番号2023035962
出願日2023-03-08
発明の名称半導体装置
出願人株式会社デンソー
代理人弁理士法人ゆうあい特許事務所
主分類H01L 29/739 20060101AFI20240912BHJP(基本的電気素子)
要約【課題】短絡耐量が低下することを抑制する。
【解決手段】IGBT領域11は、FWD領域側に位置する第1領域11aと、第1領域11aを挟んでFWD領域と反対側に位置する第2領域11bと、を有し、第1領域11aは、第2領域11bよりもエミッタ領域36が疎となる状態で形成されていると共に、第2領域11bよりもコンタクト領域37が疎となる状態で形成されており、FWD領域12のうちのIGBT領域11側の端部から、第1領域11aを含む第2領域11bよりもコンタクト領域37が疎となる領域は、半導体基板の厚さの2.2倍以内とされている。
【選択図】図4
特許請求の範囲【請求項１】
ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、ＦＷＤ素子を有するＦＷＤ領域（１２）とが共通の半導体基板（３０）に形成されている半導体装置であって、
前記ＩＧＢＴ領域と前記ＦＷＤ領域とを有し、第１導電型のドリフト層（３１）と、前記ドリフト層上に形成された第２導電型のベース層（３２）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（４１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（４２）と、を含み、前記ベース層側の面を一面（３０ａ）とし、前記コレクタ層および前記カソード層側の面を他面（３０ｂ）とする前記半導体基板と、
前記ＩＧＢＴ領域に形成され、前記ベース層を貫通して前記ドリフト層に達すると共に前記半導体基板の面方向における一方向を長手方向として延設されたトレンチ（３３）の壁面に形成されたゲート絶縁膜（３４）と、前記ゲート絶縁膜上に形成されたゲート電極（３５）とを有する複数のトレンチゲート構造と、
前記ＩＧＢＴ領域におけるベース層の表層部に前記トレンチに接する状態で形成された第１導電型のエミッタ領域（３６）と、
前記ＩＧＢＴ領域におけるベース層の表層部のうちの前記エミッタ領域と異なる部分に形成され、前記ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（３７）と、
前記半導体基板の一面側に配置され、前記エミッタ領域および前記コンタクト領域と電気的に接続される第１電極（３９）と、
前記半導体基板の他面側に配置され、前記コレクタ層および前記カソード層と電気的に接続される第２電極（４３）と、を備え、
前記ＩＧＢＴ領域は、前記ＦＷＤ領域側に位置する第１領域（１１ａ）と、前記第１領域を挟んで前記ＦＷＤ領域と反対側に位置する第２領域（１１ｂ）と、を有し、
前記第１領域は、前記第２領域よりも前記エミッタ領域が疎となる状態で形成されていると共に、前記第２領域よりも前記コンタクト領域が疎となる状態で形成されており、
前記ＦＷＤ領域のうちの前記ＩＧＢＴ領域側の端部から、前記第１領域を含む前記第２領域よりも前記コンタクト領域が疎となる領域は、前記半導体基板の厚さの２．２倍以内とされている半導体装置。
続きを表示（約 480 文字）【請求項２】
前記ＦＷＤ領域のうちの前記ＩＧＢＴ領域側の端部は、前記第１領域と前記ＦＷＤ領域との境界部である請求項１に記載の半導体装置。
【請求項３】
前記エミッタ領域は、前記トレンチの長手方向に沿って複数形成され、
それぞれの前記エミッタ領域は、前記トレンチの長手方向に沿った幅が等しくされている請求項１に記載の半導体装置。
【請求項４】
前記第１領域は、前記ＩＧＢＴ領域の全体に占める割合が６３．０％以下とされている請求項１に記載の半導体装置。
【請求項５】
前記エミッタ領域は、前記トレンチの長手方向に沿って複数形成され、
前記第１領域における前記エミッタ領域の前記トレンチの長手方向に沿った間隔（ａ１）は、前記第２領域における前記エミッタ領域の前記トレンチの長手方向に沿った間隔（ａ２）に対して２以上の整数倍とされ、
前記第１領域のエミッタ領域は、前記第２領域のエミッタ領域を通り、前記トレンチの配列方向に沿って延びる仮想直線上に形成されている請求項１に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistorの略）という）素子が形成されたＩＧＢＴ領域と還流ダイオード（以下、ＦＷＤ（Free Wheeling Diodeの略）という）素子が形成されたＦＷＤ領域とを有する半導体装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
従来より、例えば、インバータ等のスイッチング素子として、ＩＧＢＴ素子およびＦＷＤ素子が共通の半導体基板に形成されたＲＣ－ＩＧＢＴ（逆導通ＩＧＢＴ（Reverse-Conducting IGBTの略））を有する半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
具体的には、この半導体装置では、ｎ
－
型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するようにトレンチゲート構造が形成されている。また、半導体基板のうちのベース層側の面を一面とし、半導体基板のうちの一面と反対側の面を他面とすると、半導体基板の他面側には、ｐ型のコレクタ層およびｎ型のカソード層が形成されている。そして、この半導体装置では、半導体基板の他面側にコレクタ層が形成されている領域がＩＧＢＴ領域および境界領域とされ、カソード層が形成されている領域がＦＷＤ領域とされている。なお、境界領域は、ＩＧＢＴ領域とＦＷＤ領域との間に形成されている。
【０００４】
そして、ＩＧＢＴ領域では、ベース層の表層部に、ドリフト層よりも高不純物濃度とされたｎ
＋
型のエミッタ領域、およびベース層よりも高不純物濃度とされたｐ
＋
型のコンタクト領域が形成されている。境界領域では、ベース層の表層部に、ＩＧＢＴ領域と同様のコンタクト領域が形成されている。但し、境界領域のコンタクト領域は、ＩＧＢＴ領域よりもコンタクト領域が疎となるように形成されている。また、この半導体装置では、境界領域にエミッタ領域は形成されていない。
【０００５】
そして、半導体基板の一面側には、エミッタ領域およびコンタクト領域と電気的に接続される上部電極が形成され、半導体基板の他面側には、コレクタ層およびカソード層と電気的に接続される下部電極が形成されている。
【０００６】
このような半導体装置では、境界領域が形成されていない場合と比較して、ＩＧＢＴ素子をオフ状態からオン状態に切り替えたときのリカバリ時に、高濃度のコンタクト領域からカソード層に向かうホールの注入量を少なくできる。したがって、最大逆方向電流Ｉｒｒを低減でき、リカバリ損失Ｅｒｒが大きくなることを抑制できる。
【先行技術文献】
【特許文献】
【０００７】
特開２０１８－７３９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のような半導体装置では、エミッタ領域が形成されていない境界領域を備えているため、境界領域を大きくし過ぎると、ＩＧＢＴ素子がオン状態である際の最大電流密度が高くなり、短絡耐量の低下を招く可能性がある。
【０００９】
本発明は上記点に鑑み、短絡耐量が低下することを抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するための請求項１では、ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、ＦＷＤ素子を有するＦＷＤ領域（１２）とが共通の半導体基板（３０）に形成されている半導体装置であって、ＩＧＢＴ領域とＦＷＤ領域とを有し、第１導電型のドリフト層（３１）と、ドリフト層上に形成された第２導電型のベース層（３２）と、ＩＧＢＴ領域において、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（４１）と、ＦＷＤ領域において、ドリフト層のうちのベース層側と反対側に形成された第１導電型のカソード層（４２）と、を含み、ベース層側の面を一面（３０ａ）とし、コレクタ層およびカソード層側の面を他面（３０ｂ）とする半導体基板と、ＩＧＢＴ領域に形成され、ベース層を貫通してドリフト層に達すると共に半導体基板の面方向における一方向を長手方向として延設されたトレンチ（３３）の壁面に形成されたゲート絶縁膜（３４）と、ゲート絶縁膜上に形成されたゲート電極（３５）とを有する複数のトレンチゲート構造と、ＩＧＢＴ領域におけるベース層の表層部にトレンチに接する状態で形成された第１導電型のエミッタ領域（３６）と、ＩＧＢＴ領域におけるベース層の表層部のうちのエミッタ領域と異なる部分に形成され、ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（３７）と、半導体基板の一面側に配置され、エミッタ領域およびコンタクト領域と電気的に接続される第１電極（３９）と、半導体基板の他面側に配置され、コレクタ層およびカソード層と電気的に接続される第２電極（４３）と、を備え、ＩＧＢＴ領域は、ＦＷＤ領域側に位置する第１領域（１１ａ）と、第１領域を挟んでＦＷＤ領域と反対側に位置する第２領域（１１ｂ）と、を有し、第１領域は、第２領域よりもエミッタ領域が疎となる状態で形成されていると共に、第２領域よりもコンタクト領域が疎となる状態で形成されており、ＦＷＤ領域のうちのＩＧＢＴ領域側の端部から、第１領域を含む第２領域よりもコンタクト領域が疎となる領域は、半導体基板の厚さの２．２倍以内とされている。
（【００１１】以降は省略されています）

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