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公開番号2025155592
公報種別公開特許公報(A)
公開日2025-10-14
出願番号2024170768
出願日2024-09-30
発明の名称ボルテージレギュレータ及び半導体装置
出願人エイブリック株式会社
代理人
主分類G05F 1/56 20060101AFI20251002BHJP(制御;調整)
要約【課題】ゲインピーキングを避けることが可能なボルテージレギュレータを提供する。
【解決手段】ボルテージレギュレータ1は、基準電圧vrefと出力トランジスタMP1が出力する電圧を分圧した分圧電圧との差を増幅して出力し、出力トランジスタMP1のゲートを制御する差動増幅回路AMPと、位相補償回路PCCと、を備え、位相補償回路PCCは、差動増幅回路AMPの出力端子にドレインが接続される第一のトランジスタMN1と、ドレインが第一のトランジスタMN1のゲートに接続され、ゲートが少なくとも第一の抵抗R3を介して第一のトランジスタMN1のゲートに接続され、第一の容量C1を介して出力トランジスタMP1のドレインに接続される第二のトランジスタMN2と、第一の抵抗R3と並列に接続される第二の容量C2と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
基準電圧と出力トランジスタが出力する電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御する差動増幅回路と、
位相補償回路と、
を備えたボルテージレギュレータであって、
前記位相補償回路は、
前記差動増幅回路の出力端子にドレインが接続される第一のトランジスタと、
ドレインが前記第一のトランジスタのゲートに接続され、ゲートが少なくとも第一の抵抗を介して前記第一のトランジスタのゲートに接続され、第一の容量を介して前記出力トランジスタのドレインに接続される第二のトランジスタと、
前記第一の抵抗と並列に接続される第二の容量と、
を備えるボルテージレギュレータ。
続きを表示（約 320 文字）【請求項２】
前記第一の容量と前記第二の容量の容量比は、１対１から４対１の間である、
請求項１に記載のボルテージレギュレータ。
【請求項３】
一端が前記第一のトランジスタのゲートに接続され、他端が前記第一の抵抗を介して前記第二のトランジスタのゲートに接続される第二の抵抗を更に備える、
請求項１に記載のボルテージレギュレータ。
【請求項４】
前記第一の抵抗と前記第二の抵抗の抵抗比は、１対１から４対１の間である、
請求項３に記載のボルテージレギュレータ。
【請求項５】
請求項１から請求項４のいずれか一項に記載のボルテージレギュレータを備える半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ボルテージレギュレータ及び半導体装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
従来、電子デバイスの電源用の集積回路（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ；ＩＣ）として、入力電圧より低い一定の電圧を出力することが可能なボルテージレギュレータが広く用いられている。このようなボルテージレギュレータは、発振を抑止可能な位相補償機能を有している。位相補償機能を有するボルテージレギュレータについて開示された文献として、例えば、非特許文献１が知られている。
【先行技術文献】
【非特許文献】
【０００３】
IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS: REGULAR PAPERS, VOL. 54, NO. 9 SEPTEMBER 2007
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非特許文献１に記載されたような従来回路には、過渡特性向上のためブースト回路を備えている。重負荷時にｖｏｕｔ端子の極とｄｒｖｇの極が接近し、位相余裕が悪化するといった場合があった。
【０００５】
まず、図７から図９を参照しながら、従来技術に係る問題点について説明する。
【０００６】
図７は、従来技術に係るボルテージレギュレータを示す回路図である。まず、同図を参照しながら従来技術に係るボルテージレギュレータ９０について説明する。ボルテージレギュレータ９０は、グランド端子と電源端子との間に印加された入力電圧ｖｉｎに基づき、入力電圧より低い一定の出力電圧ｖｏｕｔを生成し、出力端子に出力する。出力端子には、所定の負荷抵抗及び負荷容量（不図示）が接続される。
【０００７】
具体的に、ボルテージレギュレータ９０は、出力トランジスタＭＰ１と、差動増幅回路９２と、位相補償回路９９と、抵抗Ｒ１と、抵抗Ｒ２とを備える。位相補償回路９９は、Ｎチャネル型のトランジスタＭＮ２と、Ｎチャネル型のトランジスタＭＮ１と、抵抗Ｒ３と、容量Ｃ１とを備える。
【０００８】
差動増幅回路９２は、反転入力端子と、非反転入力端子と、出力端子とを備える。また、差動増幅回路９２は、不図示の、正極側電源端子と、負極側電源端子とを備える。反転入力端子は、基準電圧回路に接続され、所定の基準電圧ｖｒｅｆが印加される。非反転入力端子は、抵抗Ｒ１及び抵抗Ｒ２の接続点に接続される。出力端子は、出力トランジスタＭＰ１のゲート端子に接続される。差動増幅回路９２は、出力トランジスタＭＰ１が出力する電圧を分圧した分圧電圧（すなわち、抵抗Ｒ１及び抵抗Ｒ２の接続点における電圧）と、基準電圧ｖｒｅｆとの差を増幅して出力し、出力トランジスタＭＰ１のゲートを制御する。
【０００９】
トランジスタＭＮ２は、ドレインが差動増幅回路９２の出力端子に接続され、ソースがグランド端子に接続され、ゲートが抵抗Ｒ３の一端、及びトランジスタＭＮ１のドレインに接続される。トランジスタＭＮ１は、ドレインがトランジスタＭＮ２のゲートに接続され、ソースがグランド端子に接続され、ゲートが抵抗Ｒ３の他端、及び容量Ｃ１の一端に接続される。容量Ｃ１の他端は、出力端子及び出力トランジスタＭＰ１のドレインに接続される。
【００１０】
トランジスタＭＮ２のドレイン及びトランジスタＭＮ１のドレインには、所定の電流制御回路が接続される。
（【００１１】以降は省略されています）

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