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公開番号2025142342
公報種別公開特許公報(A)
公開日2025-09-30
出願番号2025127690,2022516970
出願日2025-07-30,2021-04-13
発明の名称半導体装置
出願人ローム株式会社
代理人個人
主分類H01L 25/07 20060101AFI20250919BHJP(基本的電気素子)
要約【課題】並列に接続された複数の半導体素子に流れる電流の偏りを抑制できる半導体装置を提供する。
【解決手段】半導体装置A4は、電気的に互いに並列接続された複数の半導体素子10と、複数の半導体素子10に導通するパッド部421と、パッド部421に導通する端子部422とを備える。パッド部421は、同一直線上にない第1頂点P1、第2頂点P2および第3頂点P3を、それぞれ2つずつ結んでできる3つの線分L12,L23、L31に囲まれた閉領域R1を含んで形成されている。第1頂点P1は、z方向に見て複数の半導体素子10のうちy1方向側において最も外側の半導体素子10に重なる。第2頂点P2は、z方向に見て複数の半導体素子10のうちy2方向側において最も外側の半導体素子10に重なる。第3頂点P3は、z方向に見て、線分L12の垂直二等分線L0上に位置する。
【選択図】図15
特許請求の範囲【請求項１】
厚さ方向に離間する主面および裏面を有する絶縁基板と、
前記主面に形成された主面金属層と、
前記裏面に形成された裏面金属層と、
各々が前記厚さ方向に離間する素子主面および素子裏面を有し、電気的に互いに並列接続された複数の半導体素子と、
前記複数の半導体素子に導通するパッド部と、
前記パッド部に導通する第１端子部と、
を備えており、
前記複数の半導体素子の各々は、前記素子主面に形成された主面電極および制御電極と、前記素子裏面に形成された裏面電極と、を含み、
前記パッド部は、同一直線上にない第１頂点、第２頂点および第３頂点を、それぞれ２つずつ結んでできる３つの線分に囲まれた閉領域を含んで形成されており、
前記第１頂点は、前記厚さ方向に見て、前記複数の半導体素子のうち、前記厚さ方向に直交する第１方向の一方側において最も外側の半導体素子に重なり、
前記第２頂点は、前記厚さ方向に見て、前記複数の半導体素子のうち前記第１方向の他方側において最も外側の半導体素子に重なり、
前記第３頂点は、前記厚さ方向に見て、前記第１頂点と前記第２頂点とを結ぶ線分の垂直二等分線上に位置し、
前記複数の半導体素子の各々の前記主面電極は、導電性ブロック材を介して前記パッド部に導通接合されている、半導体装置。
続きを表示（約 930 文字）【請求項２】
前記パッド部と前記第１端子部とを連結する連結部をさらに備えており、
前記連結部は、前記パッド部に接する第１部を含み、
前記第１部は、前記厚さ方向に見て、前記垂直二等分線に重なる、請求項１に記載の半導体装置。
【請求項３】
前記パッド部および前記第１部はそれぞれ、前記厚さ方向に見て矩形状である、請求項２に記載の半導体装置。
【請求項４】
前記パッド部は、前記厚さ方向において前記素子主面上に位置し、かつ、前記複数の半導体素子の各々の前記主面電極に導通する、請求項１ないし請求項３のいずれか１つに記載の半導体装置。
【請求項５】
前記複数の半導体素子の各々の一部ずつは、前記厚さ方向に見て、前記パッド部に重ならない、請求項１ないし請求項４のいずれか１つに記載の半導体装置。
【請求項６】
前記複数の半導体素子の各々は、前記裏面電極が前記主面金属層に接合されている、請求項１ないし請求項５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１端子部から離間しつつ、互いに離間する第２端子部および第３端子部をさらに備え、
前記主面金属層は、互いに離間する第１導電部と第２導電部とを有し、
前記第２端子部は、前記第２導電部に導通し、
前記第３端子部は、前記第１導電部に導通する、請求項１ないし請求項６のいずれか１つに記載の半導体装置。
【請求項８】
前記パッド部は、前記厚さ方向に見て、前記第１導電部と前記第２導電部とに跨っている、請求項７に記載の半導体装置。
【請求項９】
前記第１頂点および前記第２頂点は、前記厚さ方向に見て、前記第１導電部に重なり、
前記第３頂点は、前記厚さ方向に見て、前記第２導電部に重なる、請求項８に記載の半導体装置。
【請求項１０】
前記第２端子部は、前記第１方向において前記第１端子部に並んでおり、かつ、前記第１方向に見て前記第１端子部に重なる、請求項８または請求項９のいずれかに記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
従来、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力用の半導体素子を備える半導体装置が知られている。このような半導体装置において、大容量化や高出力化のために、複数の半導体素子を互いに並列に接続させて使用することがある（たとえば特許文献１）。特許文献１に記載の半導体装置は、２つの半導体素子と、第１端子および第２端子と、第１接続導体および第２接続導体と、ワイヤとを備えている。特許文献１において、２つの半導体素子はそれぞれ、ＩＧＢＴである。２つの半導体素子はそれぞれ、第１接続導体に搭載され、２つの半導体素子の各コレクタ電極が第１接続導体に導通する。第１接続導体は、第１端子に接続されている。第１端子は、たとえばコレクタ端子である。２つの半導体素子の各エミッタ電極には、ワイヤが接合されており、このワイヤを介して、第２接続導体にそれぞれ導通する。第２接続導体は、第２端子に接続されている。第２端子は、たとえばエミッタ端子である。
【先行技術文献】
【特許文献】
【０００３】
特開２００９－１４８０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の半導体装置においては、たとえば、第１端子から各半導体素子までの電流経路に距離差がある。この距離差により、各半導体素子に流れる電流の大きさに偏りが生じる可能性があった。この偏りは、一方の半導体素子の負担を増大させ、他方の半導体素子よりも寿命を短くする要因である。
【０００５】
上記事情に鑑み、本開示は、並列に接続された複数の半導体素子に流れる電流の偏りを抑制できる半導体装置を提供することを一の課題とする。
【課題を解決するための手段】
【０００６】
本開示の半導体装置は、各々が厚さ方向に離間する第１素子主面および第１素子裏面を有し、電気的に互いに並列接続された複数の第１半導体素子と、前記複数の第１半導体素子に導通するパッド部と、前記パッド部に導通する第１端子部と、を備えている。前記複数の第１半導体素子は、前記厚さ方向に見て、前記厚さ方向に直交する第１方向に沿って配列されている。前記パッド部は、同一直線上にない第１頂点、第２頂点および第３頂点を、それぞれ２つずつ結んでできる３つの線分に囲まれた閉領域を含んでいる。前記第１頂点は、前記厚さ方向に見て、前記複数の第１半導体素子のうち前記第１方向の一方側において最も外側の第１半導体素子に重なる。前記第２頂点は、前記厚さ方向に見て、前記複数の第１半導体素子のうち前記第１方向の他方側において最も外側の第１半導体素子に重なる。前記第３頂点は、前記厚さ方向に見て、前記第１頂点と前記第２頂点とを結ぶ線分の垂直二等分線上に位置する。
【発明の効果】
【０００７】
本開示の半導体装置によれば、並列に接続された複数の半導体素子に流れる電流の差を抑制することができる。
【図面の簡単な説明】
【０００８】
第１実施形態にかかる半導体装置を示す斜視図である。
図１の斜視図において樹脂部材を省略した図である。
第１実施形態にかかる半導体装置を示す平面図である。
図３の平面図において樹脂部材を想像線で示した図である。
図４の平面図において２つの入力端子および出力端子を想像線で示した図である。
図５の一部を拡大した部分拡大図である。
第１実施形態にかかる半導体装置を示す正面図である。
第１実施形態にかかる半導体装置を示す底面図である。
第１実施形態にかかる半導体装置を示す左側面図である。
図５のＸ－Ｘ線に沿う断面図である。
第２実施形態にかかる半導体装置を示す平面図であって、樹脂部材を想像線で示した図である。
第３実施形態にかかる半導体装置を示す平面図であって、２つの入力端子、出力端子および樹脂部材を想像線で示した図である。
図１２の平面図において、要部を抽出した図である。
図１２のＸＩＶ－ＸＩＶ線に沿う断面図である。
第４実施形態にかかる半導体装置を示す平面図であって、樹脂部材を想像線で示した図である。
図１５のＸＶＩ－ＸＶＩ線に沿う断面図である。
【発明を実施するための形態】
【０００９】
本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。以下の説明において、同一あるいは類似の構成要素については、同じ符号を付して重複する説明を省略する。
【００１０】
図１～図１０は、第１実施形態にかかる半導体装置Ａ１を示している。半導体装置Ａ１は、複数の半導体素子１０，２０、支持基板３０、複数の端子、複数の接続部材および樹脂部材６０を備えている。複数の端子は、２つの入力端子４１，４２、出力端子４３、一対の制御端子４４Ａ，４４Ｂおよび一対の検出端子４５Ａ，４５Ｂを含む。複数の接続部材は、複数のゲートワイヤ５１、複数の検出ワイヤ５２、一対の第１接続ワイヤ５３、一対の第２接続ワイヤ５４および複数のリード板５５を含む。
（【００１１】以降は省略されています）

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