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公開番号2025122211
公報種別公開特許公報(A)
公開日2025-08-20
出願番号2025092333,2023099943
出願日2025-06-03,2017-02-27
発明の名称撮像素子
出願人株式会社ニコン
代理人個人,個人,個人
主分類H04N 25/79 20230101AFI20250813BHJP(電気通信技術)
要約【課題】各画素のノイズ信号成分を取り除くこと。
【解決手段】撮像素子は、光を電荷に変換する第1光電変換部を有する第1画素が配置される第1基板と、前記第1基板と積層された基板であって、前記第1光電変換部で変換された電荷に基づく第1信号からデジタル信号に変換された第1デジタル信号を記憶する第1記憶部が配置される第2基板と、前記第1基板と積層された基板であって、前記第1記憶部から読み出された前記第1デジタル信号に対して、前記第1画素から読み出された信号であって前記第1信号に含まれるノイズを除去するための第2信号からデジタル信号に変換された第2デジタル信号を用いて第1相関二重サンプリング処理を行う第1演算部が配置される第3基板とを備える。
【選択図】図5
特許請求の範囲【請求項１】
光を電荷に変換する第１光電変換部を有する第１画素が配置される第１基板と、
前記第１基板と積層された基板であって、前記第１光電変換部で変換された電荷に基づく第１信号からデジタル信号に変換された第１デジタル信号を記憶する第１記憶部が配置される第２基板と、
前記第１基板と積層された基板であって、前記第１記憶部から読み出された前記第１デジタル信号に対して、前記第１画素から読み出された信号であって前記第１信号に含まれるノイズを除去するための第２信号からデジタル信号に変換された第２デジタル信号を用いて第１相関二重サンプリング処理を行う第１演算部が配置される第３基板と
を備える撮像素子。
続きを表示（約 1,200 文字）【請求項２】
請求項１に記載の撮像素子において、
前記第１記憶部は、前記第２デジタル信号が記憶され、
前記第１演算部は、前記第１記憶部から読み出された前記第１デジタル信号に対して、前記第１記憶部から読み出された前記第２デジタル信号を用いて前記第１相関二重サンプリング処理を行う、
撮像素子。
【請求項３】
請求項１または請求項２に記載の撮像素子において、
前記第１基板は、前記第１信号を前記第１デジタル信号に変換するための第１比較部が配置される、
撮像素子。
【請求項４】
請求項１または請求項２に記載の撮像素子において、
前記第１基板と前記第２基板とを電気的に接続するための接続部であって、前記第１基板と前記第２基板とが積層される方向において互いに向かい合うように配置された導電性部材を有する第１接続部と、
前記第２基板と前記第３基板とを電気的に接続するための接続部であって、前記第２基板を貫通する貫通電極を有する第２接続部と
を備える撮像素子。
【請求項５】
請求項４に記載の撮像素子において、
前記貫通電極は、前記第１記憶部から読み出された前記第１デジタル信号が出力される、
撮像素子。
【請求項６】
請求項４または請求項５に記載の撮像素子において、
前記第１基板は、前記第１信号を前記第１デジタル信号に変換するための第１比較部が配置される、
撮像素子。
【請求項７】
請求項６に記載の撮像素子において、
前記導電性部材は、前記第１比較部と前記第１記憶部とを電気的に接続する、
撮像素子。
【請求項８】
請求項１から請求項７のいずれか一項に記載の撮像素子において、
前記第１基板と積層された基板であって、前記第１演算部を制御する第１制御部が配置された第４基板を備える撮像素子。
【請求項９】
請求項８に記載の撮像素子において、
前記第４基板は、前記第２基板、前記第３基板および前記第４基板が積層される方向において前記第２基板と前記第３基板との間に配置される、
撮像素子。
【請求項１０】
請求項１に記載の撮像素子において、
前記第１基板は、列方向において前記第１光電変換部と並んで配置される第２光電変換部を有する第２画素が配置され、
前記第２基板は、前記第２光電変換部で変換された電荷に基づく第３信号からデジタル信号に変換された第３デジタル信号を記憶する第２記憶部が配置され、
前記第３基板は、前記第２記憶部から読み出された前記第３デジタル信号に対して、前記第２画素から読み出された信号であって前記第３信号に含まれるノイズを除去するための第４信号からデジタル信号に変換された第４デジタル信号を用いて第２相関二重サンプリング処理を行う第２演算部が配置される、
撮像素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は、撮像素子に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
隣接する画素の信号を演算する撮像素子が知られている（特許文献１）。この撮像素子は、画素の信号間の演算前に相関二重サンプリング（CDS；Correlated Double Sampling）を行っていないため、各画素のノイズ信号成分を取り除くことができない。
【先行技術文献】
【特許文献】
【０００３】
日本国特開２００１－９４８８８号公報
【発明の概要】
【０００４】
本発明の第１の態様によると、撮像素子は、光を電荷に変換する第１光電変換部を有する第１画素が配置される第１基板と、前記第１基板と積層された基板であって、前記第１光電変換部で変換された電荷に基づく第１信号からデジタル信号に変換された第１デジタル信号を記憶する第１記憶部が配置される第２基板と、前記第１基板と積層された基板であって、前記第１記憶部から読み出された前記第１デジタル信号に対して、前記第１画素から読み出された信号であって前記第１信号に含まれるノイズを除去するための第２信号からデジタル信号に変換された第２デジタル信号を用いて第１相関二重サンプリング処理を行う第１演算部が配置される第３基板とを備える。
【図面の簡単な説明】
【０００５】
第１の実施の形態に係る撮像装置の構成を示すブロック図。
第１の実施の形態に係る撮像素子の断面構造を示す図。
第１の実施の形態に係る撮像素子の構成を示すブロック図。
第１の実施の形態に係る画素の構成を示す回路図。
第１の実施の形態に係る撮像素子の構成の詳細を示すブロック図。
第１の実施の形態に係る撮像素子の動作を示すタイミングチャート。
変形例１に係る撮像素子の構成の詳細を示すブロック図。
【発明を実施するための形態】
【０００６】
（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置の構成を示すブロック図である。撮像装置１は、撮影光学系２、撮像素子３、および制御部４を備える。撮像装置１は、例えばカメラである。撮影光学系２は、撮像素子３上に被写体像を結像する。撮像素子３は、撮影光学系２により形成された被写体像を撮像して画像信号を生成する。撮像素子３は、例えばＣＭＯＳイメージセンサである。制御部４は、撮像素子３の動作を制御するための制御信号を撮像素子３に出力する。また、制御部４は、撮像素子３から出力された画像信号に対して各種の画像処理を施し、画像データを生成する画像生成部として機能する。なお、撮影光学系２は、撮像装置１から着脱可能にしてもよい。
【０００７】
図２は、第１の実施の形態に係る撮像素子の断面構造を示す図である。図２に示す撮像素子３は、裏面照射型の撮像素子である。撮像素子３は、第１基板１１１と、第２基板１１２と、第３基板１１３と、第４基板１１４とを備える。第１基板１１１、第２基板１１２、第３基板１１３および第４基板１１４は、それぞれ半導体基板等により構成される。第１基板１１１は、第２基板１１２に積層され、第２基板１１２は第３基板１１３に積層され、第３基板１１３は第４基板１１４に積層される。白抜き矢印で示す入射光Ｌは、Ｚ軸プラス方向へ向かって入射する。また、座標軸に示すように、Ｚ軸に直交する紙面左方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。
【０００８】
撮像素子３は、さらに、マイクロレンズ層１０１、カラーフィルタ層１０２、パッシベーション層１０３を有する。これらのパッシベーション層１０３、カラーフィルタ層１０２及びマイクロレンズ層１０１は、第１基板１１１に順次積層されている。マイクロレンズ層１０１は、複数のマイクロレンズＭＬを有する。マイクロレンズＭＬは、入射した光を後述する光電変換部１２に集光する。カラーフィルタ層１０２は、複数のカラーフィルタＦを有する。パッシベーション層１０３は、窒化膜や酸化膜で構成される。
【０００９】
第１基板１１１、第２基板１１２、第３基板１１３、および第４基板１１４は、それぞれゲート電極やゲート絶縁膜が設けられる第１面１０５ａ、１０６ａ、１０７ａ、１０８ａと、第１面とは異なる第２面１０５ｂ、１０６ｂ、１０７ｂ、１０８ｂとを有する。また、第１面１０５ａ、１０６ａ、１０７ａ、１０８ａには、それぞれトランジスタ等の各種素子が設けられる。第１基板１１１の第１面１０５ａ、第２基板１１２の第１面１０６ａ、第３基板１１３の第１面１０７ａ、および第４基板１１４の第１面１０８ａには、それぞれ配線層１４０、１４１、１４４、１４５が積層して設けられる。また、第２基板１１２の第２面１０６ｂおよび第３基板１１３の第２面１０７ｂには、それぞれ基板間接続層１４２、１４３が積層して設けられる。配線層１４０～配線層１４５は、導体膜（金属膜）および絶縁膜を含む層であり、それぞれ複数の配線やビアなどが配置される。
【００１０】
第１基板１１１の第１面１０５ａの素子および第２基板１１２の第１面１０６ａの素子は、配線層１４０、１４１を介してバンプや電極等の接続部１０９により電気的に接続され、同様に第３基板１１３の第１面１０７ａの素子および第４基板１１４の第１面１０８ａの素子も、配線層１４４、１４５を介してバンプや電極等の接続部１０９により電気的に接続される。また、第２基板１１２および第３基板１１３は、基板の第１面から第２面まで貫通する貫通孔１２０と、第１面から貫通孔１２０を介して第２面まで配置されるシリコン貫通電極等の複数の貫通電極１１０を有する。第２基板１１２の貫通電極１１０は、第２基板１１２の第１面１０６ａおよび第２面１０６ｂに設けられた回路を互いに接続し、第３基板１１３の貫通電極１１０は、第３基板１１３の第１面１０７ａおよび第２面１０７ｂに設けられた回路を互いに接続する。第２基板１１２の第２面１０６ｂに設けられた回路および第３基板１１３の第２面１０７ｂに設けられた回路は、基板間接続層１４２、１４３を介してバンプや電極等の接続部１０９により電気的に接続される。
（【００１１】以降は省略されています）

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