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公開番号2025119807
公報種別公開特許公報(A)
公開日2025-08-15
出願番号2024014836
出願日2024-02-02
発明の名称DA変換回路、電気光学装置および電子機器
出願人セイコーエプソン株式会社
代理人弁理士法人旺知国際特許事務所
主分類G09G 3/20 20060101AFI20250807BHJP(教育;暗号方法;表示;広告;シール)
要約【課題】DA変換回路において構成の簡易化を図る。
【解決手段】DA変換回路500は、第1端および第2端を有し、初期状態において第1電圧に充電された容量素子C0と、第3端および第4端を有する接合容量Cserと、を含み、第1期間において、第1端の電位が、上位のビットD1に対応して維持または変化し、第2期間において、第4端の電位が保持された状態で、容量素子C0が第1電圧に充電され、第3期間において、第2端が、第4端とは接合容量Cserを介した状態であり、第1端の電圧が、ビットD1と対をなす下位のビットD0に対応して維持または変化して、第4端の電圧が出力される。
【選択図】図1
特許請求の範囲【請求項１】
第１端および第２端を有し、初期状態において前記第１端と前記第２端との間が第１電圧に充電された第１容量素子と、
第３端および第４端を有する第１接合容量と、
を含み、
第１期間において、
入力データのうち上位の第１ビットに対応して、前記第１端の電位を維持または変化させ、
第２期間において、
前記第４端の電位が保持された状態で、前記第１端と前記第２端との間が前記第１電圧に充電され、
第３期間において、
前記第２端が、前記第４端とは前記第１接合容量を介した状態であり、
前記第１端の電位が、前記第１ビットと対をなす下位の第２ビットに対応して維持または変化して、前記第４端の電位が出力される
ＤＡ変換回路。
続きを表示（約 1,400 文字）【請求項２】
スイッチ制御回路と、
前記第２端と前記第３端との間の電気的接続を制御する第１スイッチと、
前記第２端と前記第４端との間の電気的接続を制御する第２スイッチと、
初期電位が印加された給電線と前記第３端と間の電気的接続を制御する第３スイッチと、
を含み、
前記スイッチ制御回路は、
前記第１期間において、
前記第１スイッチをオフ状態とし、前記第２スイッチをオン状態とし、前記第３スイッチをオン状態とし、
前記第２期間において、
前記第１スイッチをオン状態とし、前記第２スイッチをオフ状態とし、
前記第３期間において、
前記第３スイッチをオフ状態とする
請求項１に記載のＤＡ変換回路。
【請求項３】
第５端および第６端を有し、前記初期状態において前記第１電圧に充電され、前記第１容量素子の容量サイズよりも大きな容量サイズを有する第２容量素子を、
さらに含み、
前記第６端は、前記第２端に電気的に接続され、
前記第１期間において、
前記第１ビットよりも上位の第３ビットに対応して、前記第５端の電位を維持または変化させ、
前記第２期間において、
前記第２容量素子が、前記第１電圧に充電され、
前記第３期間において、
下位のビットであり、かつ前記第３ビットと対をなす第４ビットに対応して、前記第５端の電位を維持または変化させる
請求項１に記載の電気光学装置。
【請求項４】
第７端および第８端を有し、前記第１接合容量の容量サイズよりも大きな容量サイズを有する第２接合容量を、さらに含み、
前記第８端は、前記第４端に電気的に接続され、
前記第１期間、第２期間および第３期間とは異なる期間において、
前記第２端が、前記第４端と前記第２接合容量を介した状態であって、
前記第７端が、前記第２端に電気的に接続された状態であり、
前記第１ビットと、前記第２ビットと対をなす中位の第５ビットと、に対応して、前記第１端の電位を維持または変化させる
請求項１に記載の電気光学装置。
【請求項５】
階調レベルに応じたデータを前記入力データとする請求項１乃至４のいずれかの記載のＤＡ変換回路と、
前記第４端に電気的に接続されたデータ線と、
走査線と、
前記走査線と前記データ線とに対応して設けられた画素回路と、
を含み、
前記画素回路は、第１トランジスターおよび発光素子を有し、
前記第１トランジスターは、
発光期間において、当該第１トランジスターのゲートノードおよび当該第１トランジスターのソースノードの間の電圧に応じた電流を、前記発光素子に供給する
電気光学装置。
【請求項６】
前記画素回路は、
前記データ線および前記第１トランジスターのゲートノードを電気的に接続する第２トランジスターと、
前記データ線および前記第１トランジスターのソースノードを電気的に接続する第３トランジスターと、
を有し、
前記第２トランジスターおよび前記第３トランジスターのオン状態が前記初期状態である
請求項５に記載の電気光学装置。
【請求項７】
請求項５に記載の電気光学装置を有する電子機器。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ＤＡ変換回路、電気光学装置および電子機器に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
表示素子として例えばＯＬＥＤを用いた電気光学装置が知られている。ＯＬＥＤは、Organic Light Emitting Diodeの略である。電気光学装置では、画素回路が、表示画像の画素に対応して設けられる。当該画素回路には、表示素子および当該表示素子に電流を供給するトランジスターが含まれる。表示素子はトランジスターによって供給された電流に応じた輝度で発光する。
【０００３】
上記画素回路においてトランジスターのゲートノードには、輝度に応じた電圧がデータ線を介して印加される。より具体的には、輝度を指定するデータがＤＡ変換回路によってアナログの電圧に変換され、当該変換された電圧がデータ線に印加される。このようなＤＡ変換回路としては、例えば各ビットに対応してスイッチおよび容量素子の組を設けて、各ビットに応じて容量素子の充放電をスイッチにより制御する技術が提案されている（例えば特許文献１参照）。
【０００４】
特許文献１に記載された技術では、ビット数が増加すると、容量素子を多く必要とするだけでなく、容量素子の容量サイズについても、ビットの重みに応じて大きくする必要がある。そこで、容量素子の個数をビット数の半分以下とし、容量素子の容量サイズについてもビットの重みに比較して小さくする技術が提案されている（例えば特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
特開２０００－３４１１２５号公報
特開２０２２－１６９１０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献２に記載された技術では、下位のビット書込期間において、当該下位のビットに対応する容量素子の一端に印加する電圧を、当該下位のビットと対をなす上位のビットに応じて切り替える必要がある。このため、電圧を切り替える構成において、メモリなどが必要になるだけでなく、選択する電圧数が増加するので、回路構成が、複雑化する、という課題がある。
【課題を解決するための手段】
【０００７】
本開示の一態様に係るＤＡ変換回路は、第１端および第２端を有し、初期状態において前記第１端と前記第２端との間が第１電圧に充電された第１容量素子と、第３端および第４端を有する第１接合容量と、を含み、第１期間において、入力データのうち上位の第１ビットに対応して、前記第１端の電位を維持または変化させ、第２期間において、前記第４端の電位が保持された状態で、前記第１端と前記第２端との間が前記第１電圧に充電され、第３期間において、前記第２端が、前記第４端とは前記第１接合容量を介した状態であり、前記第１端の電位が、前記第１ビットと対をなす下位の第２ビットに対応して維持または変化して、前記第４端の電位が出力される。
【図面の簡単な説明】
【０００８】
第１実施形態に係るＤＡ変換回路の等価回路を示す図である。
ＤＡ変換回路の動作を示す図である。
ＤＡ変換回路の動作を示す図である。
ＤＡ変換回路の動作を示す図である。
ＤＡ変換回路を適用した電気光学装置を示す斜視図である。
電気光学装置の電気的な構成を示すブロック図である。
電気光学装置における画素回路の回路図である。
電気光学装置におけるＤＡ変換回路の等価回路を示す図である。
ＤＡ変換回路の回路図である。
ＤＡ変換回路における電圧選択回路の回路図である。
電気光学装置の動作を示すタイミングチャートである。
電気光学装置の動作を示すタイミングチャートである。
電気光学装置の動作を説明するための図である。
電気光学装置の動作を説明するための図である。
電気光学装置の動作を説明するための図である。
電気光学装置の動作を説明するための図である。
電気光学装置の動作を説明するための図である。
電気光学装置におけるデータ線の電圧変化を示す図である。
電気光学装置の動作を説明するための図である。
第２実施形態に係るＤＡ変換回路の等価回路を示す図である。
ＤＡ変換回路の動作を示す図である。
ＤＡ変換回路の動作を示す図である。
ＤＡ変換回路の動作を示す図である。
ＤＡ変換回路の動作を示す図である。
ＤＡ変換回路の動作を示す図である。
電気光学装置におけるＤＡ変換回路の等価回路を示す図である。
ＤＡ変換回路の回路図である。
ＤＡ変換回路における電圧選択回路の回路図である。
電気光学装置を用いたヘッドマウントディスプレイを示す斜視図である。
ヘッドマウントディスプレイの光学構成を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照して説明する。
なお、各図において、各部の寸法および縮尺は、実際のものと適宜に異ならせてある。また、以下に述べる実施の形態は、好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。
【００１０】
＜第１実施形態＞
図１は、第１実施形態に係るＤＡ変換回路５００の例を示す回路図である。この例においてＤＡ変換回路５００は、ビットＤ0～Ｄ3の４ビットからなるデータをアナログの電圧に変換する。なお、４ビットのうち、最下位のビットがＤ0であり、当該ビットＤ0から順にＤ1、Ｄ2の重みが増して、最上位のビットがＤ3である。この例では、ビットＤ0～Ｄ3のうち、ビットＤ0およびＤ1が下位に分類され、ビットＤ2およびＤ3が上位に分類される。また、この例において、ビットＤ0およびＤ2が対をなし、ビットＤ1およびＤ3が対をなす。
（【００１１】以降は省略されています）

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