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公開番号2025118931
公報種別公開特許公報(A)
公開日2025-08-13
出願番号2025083305,2021560756
出願日2025-05-19,2020-11-13
発明の名称記憶装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H10B 43/40 20230101AFI20250805BHJP()
要約【課題】メモリセル層の積層数が多い3次元構造のNAND型フラッシュメモリにおいて、配線の数が少ない記憶装置を提供する。
【解決手段】OSトランジスタを用いてデコーダを構成する。OSトランジスタは薄膜法などの手法を用いて形成できるため、前記デコーダは、3次元構造のNAND型フラッシュメモリの上方に積層して設けることができる。これにより、メモリセル層と概略垂直に設けられる配線の数を少なくすることができる。
【選択図】図1
特許請求の範囲【請求項１】
第１の回路層と、第２の回路層、配線層、ＮＡＮＤフラッシュ層と、を有し、
第１の導電体と、第２の導電体と、第３の導電体と、を有し、
前記第２の回路層の上方に前記ＮＡＮＤフラッシュ層が設けられ、
前記ＮＡＮＤフラッシュ層の上方に前記配線層が設けられ、
前記配線層の上方に前記第１の回路層が設けられ、
前記第２の回路層と前記第１の回路層とは、前記第１の導電体を介して電気的に接続され、
前記第１の回路層と前記ＮＡＮＤフラッシュ層とは、前記第２の導電体および前記第３の導電体を介して電気的に接続され、
前記第１の回路層にはデコーダが設けられ、
前記ＮＡＮＤフラッシュ層にはメモリセルが設けられ、
前記第２の回路層には前記デコーダおよび前記メモリセルを制御する制御回路が設けられ、
前記デコーダは、前記第２の回路層と電気的に接続された前記第１の導電体と重畳する領域に位置し、かつ前記ＮＡＮＤフラッシュ層と電気的に接続された前記第２の導電体と重畳する領域に位置し、
前記制御回路が、前記ＮＡＮＤフラッシュ層に含まれている複数のページのうち１ページを選択するとき、前記制御回路は、前記第２の回路層と電気的に接続された第１の配線を介して前記デコーダに選択信号を出力し、
前記第１の配線には前記第１の導電体が用いられ、
前記第２の回路層から前記デコーダに送信される前記選択信号は、デジタル信号であり、
前記デコーダは、前記選択信号に応じて、前記ＮＡＮＤフラッシュ層の１つのページを選択する機能を有し、
前記デコーダは、前記ＮＡＮＤフラッシュ層の選択されたページに対して、第２の配線を介して高レベル電位を出力し、前記ＮＡＮＤフラッシュ層の選択されなかったページに対して、前記第２の配線を介して低レベル電位を出力する機能を有し、
前記第２の配線は、ワード線であり、前記メモリセルと電気的に接続され、
前記第２の配線には、前記第２の導電体および前記第３の導電体が用いられ、
前記ＮＡＮＤフラッシュ層のページ数をＸ（Ｘは２
ｋ
を満たす整数であり、ｋは１以上の整数である）としたとき、前記第１の配線の配線数は、Ｙ＋ｌｏｇ
２
Ｘ本（Ｙは０以上の整数であり、Ｙは前記デコーダの電源線を含み、前記選択信号以外の配線数である）記憶装置。
続きを表示（約 550 文字）【請求項２】
請求項１において、
前記デコーダは、インバータ回路ＩＮＶ［１］乃至インバータ回路ＩＮＶ［Ｙ＋ｌｏｇ
２
Ｘ］と、インバータ回路ＯＩＶ［１］乃至インバータ回路ＯＩＶ［Ｘ］と、ＮＡＮＤ回路ＮＡ［１］乃至ＮＡＮＤ回路ＮＡ［Ｘ］とを有し、
前記第１の配線［ｔ］（ｔは、１以上Ｙ＋ｌｏｇ
２
Ｘ以下の整数である）は、前記インバータ回路ＩＮＶ［ｔ］の入力端子に電気的に接続され、
前記第１の配線［ｔ］は、前記ＮＡＮＤ回路ＮＡ［１］乃至前記ＮＡＮＤ回路ＮＡ［Ｘ］のそれぞれの第１入力端子から選ばれた一つ、または複数と電気的に接続され、
前記インバータ回路ＩＮＶ［ｔ］の出力端子は、前記ＮＡＮＤ回路ＮＡ［１］乃至前記ＮＡＮＤ回路ＮＡ［Ｘ］のそれぞれの第２入力端子から選ばれた一つ、または複数と電気的に接続され、
前記ＮＡＮＤ回路ＮＡ［ｓ］（ｓは１以上Ｘ以下の整数である）の出力端子は、前記インバータ回路ＯＩＶ［１］乃至前記インバータ回路ＯＩＶ［Ｘ］の入力端子と電気的に接続され、
前記インバータ回路ＯＩＶ［１］乃至前記インバータ回路ＯＩＶ［Ｘ］の出力端子は、前記第２の配線［ｓ］と電気的に接続される記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、記憶装置に関する。特に、３次元構造のＮＡＮＤ型フラッシュメモリに関する。
続きを表示（約 2,200 文字）【０００２】
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【背景技術】
【０００３】
パーソナルコンピュータ（ＰｅｒｓｏｎａｌＣｏｍｐｕｔｅｒ：ＰＣ）やサーバー（Ｓｅｒｖｅｒ）などの情報処理装置に使用されるソリッドステートドライブ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ：ＳＳＤ）、またＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）やＳＤカードなどに使用される不揮発性の記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、半導体プロセスの微細化、一つのメモリセルに２ビット（４値）以上のデータを記憶する多値化、メモリセル層を複数積層する３次元化等により、近年、記憶容量の大容量化が進められている。
【０００４】
一方、トランジスタのチャネル形成領域に酸化物半導体または金属酸化物を有するトランジスタ（酸化物半導体トランジスタ、ＯＳ（ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、ともいう）が知られている。ＯＳトランジスタは、トランジスタがオフ状態にあるときのドレイン電流（オフ電流、ともいう）が非常に小さい（例えば、非特許文献１、２、参照）特性を有し、注目を集めている。また、ＯＳトランジスタは薄膜法などの手法を用いて形成できるため、ＯＳトランジスタは、例えば、半導体基板に形成された他のトランジスタ上などに積層して設けることができる。
【０００５】
また、酸化物半導体において、単結晶でも非晶質でもないＣＡＡＣ（ｃ－ａｘｉｓａｌｉｇｎｅｄｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出されている（非特許文献１および非特許文献３、参照）。非特許文献１および非特許文献３では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術が開示されている。
【先行技術文献】
【非特許文献】
【０００６】
［非特許文献１］Ｓ．Ｙａｍａｚａｋｉｅｔａｌ．，“ＰｒｏｐｅｒｔｉｅｓｏｆｃｒｙｓｔａｌｌｉｎｅＩｎ－Ｇａ－Ｚｎ－ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒａｎｄｉｔｓｔｒａｎｓｉｓｔｏｒｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，” Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）．
［非特許文献２］Ｋ．Ｋａｔｏｅｔａｌ．，“ＥｖａｌｕａｔｉｏｎｏｆＯｆｆ－ＳｔａｔｅＣｕｒｒｅｎｔＣｈａｒａｃｔｅｒｉｓｔｉｃｓｏｆＴｒａｎｓｉｓｔｏｒＵｓｉｎｇＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＭａｔｅｒｉａｌ，Ｉｎｄｉｕｍ－Ｇａｌｌｉｕｍ－ＺｉｎｃＯｘｉｄｅ，”Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）．
［非特許文献３］Ｓ．Ｙａｍａｚａｋｉｅｔａｌ．， “ＳＩＤＳｙｍｐｏｓｉｕｍＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ”，２０１２，ｖｏｌｕｍｅ４３，ｉｓｓｕｅ１，ｐ．１８３－１８６
【発明の概要】
【発明が解決しようとする課題】
【０００７】
メモリセル層を複数積層したＮＡＮＤ型フラッシュメモリ（本明細書等では、３次元構造のＮＡＮＤ型フラッシュメモリ、３ＤＮＡＮＤ、ともいう）において、積層するメモリセル層の層数を増やすことで、記憶容量の大容量化が進められている。積層するメモリセル層の層数は９６層が実用化され、近年、１００層以上の開発が進められている。
【０００８】
しかし、３次元構造のＮＡＮＤ型フラッシュメモリにおいて積層するメモリセル層の層数が増えると、各メモリセル層に情報を伝えるため、メモリセル層と概略垂直に設けられる配線の数も増え、チップ面積が大きくなる（チップの面積効率が低くなる）という課題があった。
【０００９】
本発明の一形態は、メモリセル層と概略垂直に設けられる配線の数が少ない、３次元構造のＮＡＮＤ型フラッシュメモリを提供することを課題の一つとする。または、本発明の一形態は、積層するメモリセル層の層数を増やしても、メモリセル層と概略垂直に設けられる配線数の増加が少ない、３次元構造のＮＡＮＤ型フラッシュメモリを提供することを課題の一つとする。または、本発明の一形態は、チップの面積効率が高い、３次元構造のＮＡＮＤ型フラッシュメモリを提供することを課題の一つとする。
【００１０】
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
（【００１１】以降は省略されています）

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