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公開番号2025123023
公報種別公開特許公報(A)
公開日2025-08-22
出願番号2024018842
出願日2024-02-09
発明の名称半導体装置
出願人株式会社豊田中央研究所
代理人弁理士法人快友国際特許事務所
主分類H10D 30/47 20250101AFI20250815BHJP()
要約【課題】しきい値電圧のシフトを抑制することができる技術を提供する。
【解決手段】半導体装置は、p型のGaN単結晶で構成されるとともに、チャネル面を備えるGaN層を備える。半導体装置は、チャネル面の表面に配置されているAlN層を備える。半導体装置は、AlN層の表面に配置されているゲート絶縁膜を備える。半導体装置は、ゲート絶縁膜の表面に配置されているゲート電極を備える。半導体装置は、チャネル面が、GaN層のGaN単結晶の極性面に対して39°以上の角度を有している。
【選択図】図1
特許請求の範囲【請求項１】
ｐ型のＧａＮ単結晶で構成されるとともに、チャネル面を備えるＧａＮ層と、
前記チャネル面の表面に配置されているＡｌＮ層と、
前記ＡｌＮ層の表面に配置されているゲート絶縁膜と、
前記ゲート絶縁膜の表面に配置されているゲート電極と、
を備え、
前記チャネル面が、前記ＧａＮ層のＧａＮ単結晶の極性面に対して３９°以上の角度を有している、半導体装置。
続きを表示（約 580 文字）【請求項２】
前記チャネル面は、ＧａＮ単結晶のｍ面近傍の面またはａ面近傍の面である、請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜と前記ＡｌＮ層との界面を含む、前記ゲート絶縁膜の表面近傍の領域は、非晶質である、請求項１に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜は、ＡｌＳｉＯである、請求項３に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜の膜厚に対する、前記ＡｌＮ層の膜厚の比率が、０．２５以下である、請求項４に記載の半導体装置。
【請求項６】
前記ＡｌＮ層の膜厚は、１ｎｍ以上である、請求項５に記載の半導体装置。
【請求項７】
前記ＧａＮ層は、ｎ型ＧａＮのドリフト層の上面に配置されており、
前記ＧａＮ層の上面には、ｎ型ＧａＮのソース領域が配置されており、
前記ソース領域の上面から前記ドリフト層まで到達しているトレンチが形成されており、
前記トレンチの内壁の表面に、前記ＡｌＮ層、前記ゲート絶縁膜、前記ゲート電極が順番に積層されており、
前記ＧａＮ層の上面が、ＧａＮ単結晶の極性面であり、
前記トレンチの内壁の表面が、前記チャネル面である、
請求項１－６の何れか１項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書に開示する技術は、半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）を用いた半導体装置が知られている。例えば特許文献１には、ｐ型ＧａＮの極性面（ｃ面）上に窒化アルミニウム（ＡｌＮ）層が配置された構造において、ゲート絶縁膜およびゲート電極を有するゲート構造を備えた半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－２０１７１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述するようなゲート構造は、負のゲート電圧ストレスに対して、しきい電圧が負に変動してしまう課題がある。
【課題を解決するための手段】
【０００５】
本明細書に開示する半導体装置の一実施形態は、ｐ型のＧａＮ単結晶で構成されるとともに、チャネル面を備えるＧａＮ層を備える。半導体装置は、チャネル面の表面に配置されているＡｌＮ層を備える。半導体装置は、ＡｌＮ層の表面に配置されているゲート絶縁膜を備える。半導体装置は、ゲート絶縁膜の表面に配置されているゲート電極を備える。半導体装置は、チャネル面が、ＧａＮ層のＧａＮ単結晶の極性面に対して３９°以上の角度を有している。
【０００６】
本発明者らは、チャネル面にＡｌＮ層、ゲート絶縁膜、ゲート電極が順番に積層されているようなゲート構造において、負のゲート電圧に対するゲート電圧の負方向シフトの発生要因が、ゲート近傍のエネルギーバンドに起因することを見いだした。具体的には、ゲート絶縁膜とＡｌＮ層とのヘテロ界面の価電子帯側不連続が、フェルミ準位よりやや上方に位置する状況が発生した場合に、価電子帯不連続に正孔が蓄積され、界面が正帯電する。正電荷の蓄積量が増加するほど、しきい値電圧は負方向にシフトしてしまう。
【０００７】
本明細書に開示する半導体装置の構造では、チャネル面が、ＧａＮ単結晶の極性面に対して３９°以上の角度を有している。この角度範囲の結晶面では、ＡｌＮ層とチャネル面との界面の分極電荷を、ゼロまたは負とすることができる。従って、ＡｌＮ層の電界（すなわちバンド図の傾き）を緩和することができる。その結果、負のゲート電圧を印加した場合においても、ゲート絶縁膜とＡｌＮ層とのヘテロ界面の価電子帯側不連続が、フェルミ準位よりも下側に位置する状態を実現することができる。これにより、正孔蓄積に起因する負のゲート電圧シフトの発生を、抑制することが可能となる。
【図面の簡単な説明】
【０００８】
実施例１に係る半導体装置１の断面概略図である。
比較例の半導体装置の伝達特性を示すグラフである。
比較例の半導体装置のバンド図である。
本明細書の半導体装置１のバンド図である。
本明細書の半導体装置１に負の大きなゲート電圧を印加したときのバンド図である。
比較例の半導体装置１に負の大きなゲート電圧を印加したときのバンド図である。
実施例２に係る半導体装置１０１の断面概略図である。
【発明を実施するための形態】
【実施例】
【０００９】
（半導体装置１の構成）
図１に、本実施例に係る半導体装置１の断面概略図を示す。半導体装置１は、プレーナゲートを備えた横型ＭＯＳＦＥＴである。半導体装置１は、半導体基板１０を備えている。半導体基板１０は、ｎ型ＧａＮ基板１１、ｎ型ＧａＮ層１２、ｐ型ＧａＮ層１３、が積層した構造を有している。ｎ型ＧａＮ層１２およびｐ型ＧａＮ層１３は、ｎ型ＧａＮ基板１１上にエピタキシャル成長により形成された層である。
【００１０】
ｐ型ＧａＮ層１３の上部には、ｎ型ＧａＮのソース領域１４と、ｎ型ＧａＮのドレイン領域１５が配置されている。ドレイン領域１５は、ソース領域１４から離れて配置されている。ソース領域１４およびドレイン領域１５は、イオン注入によって形成された領域である。ｐ型ＧａＮ層１３の上面１３ｓは、チャネル面ＣＳを備えている。チャネル面ＣＳは、反転層が形成される面である。チャネル面ＣＳは、ソース領域１４とドレイン領域１５との間に位置している。
（【００１１】以降は省略されています）

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