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公開番号2025118276
公報種別公開特許公報(A)
公開日2025-08-13
出願番号2024013502
出願日2024-01-31
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類H10D 89/60 20250101AFI20250805BHJP()
要約【課題】半導体装置の信頼性を向上させる。
【解決手段】保護セルESD1aは、複数のn型のMISFET1Qによって構成されたMISFET群1QA、および、複数のp型のMISFET2Qによって構成された一対のMISFET群2QAを有する。MISFET群1QAおよび一対のMISFET群2QAは、電源配線および接地配線を電気的に短絡させるように、それぞれ電源配線および接地配線に電気的に接続されている。一対のMISFET群2QAは、複数のMISFET1Qの各々のゲート電極に、複数のMISFET1Qをオン状態にするための信号を出力する。MISFET群1QAは、一対のMISFET群2QAの間に設けられている。
【選択図】図6
特許請求の範囲【請求項１】
複数の回路が設けられたコア領域と、
平面視において前記コア領域を囲む外周領域と、
前記外周領域に設けられ、且つ、ＥＳＤ保護回路を構成するための保護セルと、
電源電位を供給するための電源配線と、
接地電位を供給するための接地配線と、
を備え、
前記保護セルは、第１導電型の複数の第１ＭＩＳＦＥＴによって構成された第１ＭＩＳＦＥＴ群、および、前記第１導電型と反対の第２導電型の複数の第２ＭＩＳＦＥＴによって構成された一対の第２ＭＩＳＦＥＴ群を有し、
前記第１ＭＩＳＦＥＴ群および前記一対の前記第２ＭＩＳＦＥＴ群は、前記電源配線および前記接地配線を電気的に短絡させるように、それぞれ前記電源配線および前記接地配線に電気的に接続され、
前記一対の前記第２ＭＩＳＦＥＴ群は、前記複数の前記第１ＭＩＳＦＥＴの各々の第１ゲート電極に、前記複数の前記第１ＭＩＳＦＥＴをオン状態にするための信号を出力し、
前記第１ＭＩＳＦＥＴ群は、前記一対の前記第２ＭＩＳＦＥＴ群の間に設けられている、半導体装置。
続きを表示（約 1,900 文字）【請求項２】
請求項１に記載の半導体装置において、
前記保護セルは、前記第１導電型の複数の第３ＭＩＳＦＥＴによって構成された第３ＭＩＳＦＥＴ群を更に有し、
前記第３ＭＩＳＦＥＴ群は、前記電源配線および前記接地配線を電気的に短絡させるように、それぞれ前記電源配線および前記接地配線に電気的に接続され、
前記第３ＭＩＳＦＥＴ群は、前記複数の前記第１ＭＩＳＦＥＴの各々の第１ゲート電極に、前記複数の前記第１ＭＩＳＦＥＴをオフ状態にするための信号を出力し、
前記第１ＭＩＳＦＥＴ群は、前記コア領域と前記第３ＭＩＳＦＥＴ群との間に設けられている、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１ＭＩＳＦＥＴ群の平面視における配置形状は、長方形状を成し、
前記一対の前記第２ＭＩＳＦＥＴ群は、前記第１ＭＩＳＦＥＴ群の長辺に沿って設けられ、
前記第３ＭＩＳＦＥＴ群は、前記第１ＭＩＳＦＥＴ群の短辺に沿って設けられている、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記保護セルは、前記電源配線へのＥＳＤ電流を検出できる検出回路を更に有し、
前記検出回路は、前記電源配線および前記接地配線を電気的に短絡させるように、それぞれ前記電源配線および前記接地配線に電気的に接続され、
前記検出回路は、前記複数の前記第２ＭＩＳＦＥＴの各々の第２ゲート電極、および、前記複数の前記第３ＭＩＳＦＥＴの各々の第３ゲート電極に電気的に接続され、
前記検出回路は、前記第１ＭＩＳＦＥＴ群の前記短辺に沿って設けられている、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第３ＭＩＳＦＥＴ群は、前記第１ＭＩＳＦＥＴ群と前記検出回路との間に設けられ、
前記検出回路は、前記第３ＭＩＳＦＥＴ群を介して前記第１ＭＩＳＦＥＴ群の前記短辺に沿って設けられている、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１ＭＩＳＦＥＴ群、前記第２ＭＩＳＦＥＴ群、前記第３ＭＩＳＦＥＴ群および前記検出回路を結線するために用いられている複数の第１配線を更に備え、
前記電源配線および前記接地配線は、前記複数の前記第１配線よりも上層の配線層中に形成され、且つ、平面視において前記保護セルと重なるように、前記外周領域に設けられ、
前記電源配線および前記接地配線の各々の厚さは、前記複数の前記第１配線の各々の厚さよりも厚い、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記複数の前記第１ＭＩＳＦＥＴの各々の前記第１ゲート電極は、平面視における第１方向に延在している、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記複数の前記第１ＭＩＳＦＥＴの各々のチャネル領域は、前記複数の前記第１ＭＩＳＦＥＴの各々の前記第１ゲート電極によって立体的に覆われている、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
半導体基板と、
前記半導体基板の一部であり、平面視で前記第１方向と交差する第２方向に延在し、且つ、前記第１方向において互いに離れている複数の突出部と、
前記複数の前記突出部の間に位置する前記半導体基板上に形成された素子分離部と、
を有し、
前記素子分離部の上面の位置は、前記突出部の上面の位置よりも低く、
前記第１ゲート電極は、前記複数の前記突出部のうち少なくとも１つの前記突出部の前記上面および両側面を覆うように形成されている、半導体装置。
【請求項１０】
請求項７に記載の半導体装置において、
前記第１方向に沿う第１辺と、
平面視で前記第１方向と交差する第２方向に沿う第２辺と、
複数の前記保護セルと、
を更に備え、
前記第１辺および前記第２辺は、前記外周領域の外縁を構成し、
前記複数の前記保護セルは、前記第１辺と前記コア領域との間に設けられた第１保護セルと、前記第２辺と前記コア領域との間に設けられた第２保護セルとを含み、
前記第１ＭＩＳＦＥＴ群の平面視における配置形状は、長方形状を成し、
前記第１保護セルの前記第１ＭＩＳＦＥＴ群の長辺は、前記第２方向に沿い、
前記第２保護セルの前記第１ＭＩＳＦＥＴ群の長辺は、前記第１方向に沿っている、半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＥＳＤ保護回路用の保護セルを備えた半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
半導体装置内に形成された各種の回路を静電気による破壊から保護するために、ＥＳＤ（Electro-Static Discharge）保護回路を備えた半導体装置が用いられている。ＥＳＤ保護回路は、例えば検出回路、インバータおよび放電回路を有する。検出回路が電源配線へのＥＳＤ電流を検出した際、検出回路は、インバータへ検出信号を出力する。インバータは、検出信号に呼応して、放電回路を構成する複数のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の各ゲート電極へ駆動信号を出力する。放電回路の各ＭＩＳＦＥＴがオン状態になることで、ＥＳＤ電流が、電源配線から接地配線へ放電される。
【０００３】
例えば特許文献１には、検出回路としてのＲＣタイマと、インバータと、放電回路としてのｎチャネル型トランジスタとを有するＥＳＤ保護回路が開示されている。また、特許文献１では、ＥＳＤ保護回路の平面レイアウトとして、ＲＣタイマと、インバータと、ｎチャネル型トランジスタとが、一方向に沿って順番に配置されている。
【先行技術文献】
【特許文献】
【０００４】
国際公開第２０１６／２０３６４８号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の微細化に伴って、配線の薄膜化および細線化が進んでいる。インバータと、放電回路を構成する各ＭＩＳＦＥＴのゲート電極とを結線する配線において、配線の薄膜化および細線化に起因して、配線抵抗が増加している。また、半導体装置の微細化に伴って、ＭＩＳＦＥＴのゲート絶縁膜の薄膜化が進み、ＭＩＳＦＥＴのゲート容量が増加している。
【０００６】
このような配線抵抗の増加およびゲート容量の増加に伴って、駆動信号のＲＣ遅延が発生し、放電回路の複数のＭＩＳＦＥＴのうち幾つかのＭＩＳＦＥＴにおいて、ゲートの駆動力が低下するという問題、および、オン状態になる速度が遅くなるという問題がある。すなわち、ＥＳＤ保護回路のクランプ性能が低下することに伴いＥＳＤ耐圧も低下する。その結果、半導体装置の信頼性が低下するという問題がある。
【０００７】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
一実施の形態において、半導体装置は、保護セルと、電源電位を供給するための電源配線と、接地電位を供給するための接地配線と、を備える。前記保護セルは、第１ＭＩＳＦＥＴ群および一対の第２ＭＩＳＦＥＴ群を有し、前記第１ＭＩＳＦＥＴ群および前記一対の前記第２ＭＩＳＦＥＴ群は、前記電源配線および前記接地配線を電気的に短絡させるように、それぞれ前記電源配線および前記接地配線に電気的に接続され、前記一対の前記第２ＭＩＳＦＥＴ群は、前記第１ＭＩＳＦＥＴ群に含まれる複数の第１ＭＩＳＦＥＴの各々の第１ゲート電極に、前記複数の前記第１ＭＩＳＦＥＴをオン状態にするための信号を出力し、前記第１ＭＩＳＦＥＴ群は、前記一対の前記第２ＭＩＳＦＥＴ群の間に設けられている。
【００１０】
一実施の形態において、半導体装置は、アナログＩＰと、前記アナログＩＰと隣り合うように設けられた保護セルと、前記アナログＩＰに電源電位を供給するための電源配線と、前記アナログＩＰに接地電位を供給するための接地配線と、を備える。前記保護セルは、第１ＭＩＳＦＥＴ群および一対の第２ＭＩＳＦＥＴ群を有し、前記第１ＭＩＳＦＥＴ群および前記一対の前記第２ＭＩＳＦＥＴ群は、前記電源配線および前記接地配線を電気的に短絡させるように、それぞれ前記電源配線および前記接地配線に電気的に接続され、前記一対の前記第２ＭＩＳＦＥＴ群は、前記第１ＭＩＳＦＥＴ群に含まれる複数の第１ＭＩＳＦＥＴの各々の第１ゲート電極に、前記複数の前記第１ＭＩＳＦＥＴをオン状態にするための信号を出力し、前記第１ＭＩＳＦＥＴ群は、前記一対の前記第２ＭＩＳＦＥＴ群の間に設けられている。
【発明の効果】
（【００１１】以降は省略されています）

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