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公開番号2025118557
公報種別公開特許公報(A)
公開日2025-08-13
出願番号2025013051
出願日2025-01-29
発明の名称半導体装置、記憶装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H10D 30/67 20250101AFI20250805BHJP()
要約【課題】微細化又は高集積化が可能な半導体装置を提供する。
【解決手段】半導体装置は、酸化物半導体層と、第1乃至第3の絶縁層と、第1乃至第3の導電層と、を有する。第1及び第2の導電層は、第1の絶縁層上に互いに離隔して設けられる。第1の絶縁層は、第1の導電層と第2の導電層との間に溝部を有する。酸化物半導体層は、第1の導電層の上面及び側面に接する領域と、第2の導電層の上面及び側面に接する領域と、溝部の側面に接する領域と、を有する。第2の絶縁層は、酸化物半導体層上に設けられる。第3の導電層は、第2の絶縁層上に設けられる。第3の導電層、第2の絶縁層、及び酸化物半導体層それぞれの側面は、一致又は略一致している。第3の絶縁層は、酸化物半導体層の側面、第2の絶縁層の側面、及び第3の導電層の側面のそれぞれに接する領域を有する。
【選択図】図1
特許請求の範囲【請求項１】
酸化物半導体層と、第１乃至第３の絶縁層と、第１乃至第３の導電層と、を有し、
前記第１の導電層及び前記第２の導電層は、前記第１の絶縁層上に互いに離隔して設けられ、
前記第１の絶縁層は、前記第１の導電層と前記第２の導電層との間に溝部を有し、
前記酸化物半導体層は、前記第１の導電層の上面及び前記溝部側の側面に接する領域と、前記第２の導電層の上面及び前記溝部側の側面に接する領域と、前記溝部の側面に接する領域と、を有し、
前記第２の絶縁層は、前記酸化物半導体層上に設けられ、
前記第３の導電層は、前記第２の絶縁層上に設けられ、
前記第３の導電層、前記第２の絶縁層、及び前記酸化物半導体層それぞれの側面は、一致又は略一致し、
前記第３の絶縁層は、前記溝部の外側において、前記第１の導電層の上面、前記第２の導電層の上面、前記酸化物半導体層の側面、前記第２の絶縁層の側面、及び前記第３の導電層の側面のそれぞれに接する領域と、前記溝部の内側において、前記酸化物半導体層の側面、前記第２の絶縁層の側面、及び前記第３の導電層の側面のそれぞれに接する領域と、を有する、半導体装置。
続きを表示（約 1,400 文字）【請求項２】
請求項１において、
第４の導電層を有し、
前記第４の導電層は、前記第３の導電層の上面に接し、
前記第４の導電層が延在する方向は、前記溝部が延在する方向と交差する、半導体装置。
【請求項３】
請求項１において、
第５の導電層と、を有し、
前記第５の導電層は、前記第１の絶縁層を間に挟んで、前記第１の導電層及び前記第２の導電層のそれぞれと重なる領域を有し、
前記第５の導電層は、前記溝部と重なる領域に凹部を有し、
前記酸化物半導体層は、前記凹部の側面及び底部に接する領域を有する、半導体装置。
【請求項４】
請求項３において、
前記凹部は湾曲部を有する、半導体装置。
【請求項５】
容量素子と、前記容量素子上のトランジスタと、第１の絶縁層と、第２の絶縁層と、を有し、
前記トランジスタは、酸化物半導体層と、第３の絶縁層と、第１乃至第４の導電層と、を有し、
前記第１の絶縁層は、前記第１の導電層を覆うように設けられ、
前記第２の導電層及び前記第３の導電層は、前記第１の絶縁層上に互いに離隔して設けられ、
前記第１の絶縁層は、前記第２の導電層と前記第３の導電層との間に溝部を有し、
前記第１の導電層は、前記溝部と重なる領域に凹部を有し、
前記酸化物半導体層は、前記第２の導電層の上面及び前記溝部側の側面に接する領域と、前記第３の導電層の上面及び前記溝部側の側面に接する領域と、前記溝部の側面に接する領域と、前記凹部の側面及び底部に接する領域と、を有し、
前記第３の絶縁層は、前記酸化物半導体層上に設けられ、
前記第４の導電層は、前記第３の絶縁層上に設けられ、
前記第４の導電層、前記第３の絶縁層、及び前記酸化物半導体層それぞれの側面は、一致又は略一致し、
前記第２の絶縁層は、前記溝部の外側において、前記第２の導電層の上面、前記第３の導電層の上面、前記酸化物半導体層の側面、前記第３の絶縁層の側面、及び前記第４の導電層の側面のそれぞれに接する領域と、前記溝部の内側において、前記酸化物半導体層の側面、前記第３の絶縁層の側面、及び前記第４の導電層の側面のそれぞれに接する領域と、を有する、記憶装置。
【請求項６】
請求項５において、
第５の導電層を有し、
前記第５の導電層は、前記第４の導電層の上面に接し、
前記第５の導電層が延在する方向は、前記溝部が延在する方向と交差する、記憶装置。
【請求項７】
請求項５において、
前記凹部は湾曲部を有する、記憶装置。
【請求項８】
請求項５において、
前記容量素子は、第６の導電層と、前記第６の導電層上の第４の絶縁層と、前記第４の絶縁層上の前記第１の導電層と、を有する、記憶装置。
【請求項９】
請求項５乃至請求項８のいずれか一項において、
前記第３の絶縁層は、第１の層を有し、
前記第１の層は、ハフニウムを含む酸化物を有する、記憶装置。
【請求項１０】
請求項９において、
前記第１の層は、ハフニウムジルコニウム酸化物を有する、記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。また、本発明の一態様は、半導体装置又は記憶装置の作製方法に関する。
続きを表示（約 1,700 文字）【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、又はそれらの製造方法を一例として挙げることができる。
【０００３】
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置であり、かつ、それぞれが半導体装置を有している場合がある。
【背景技術】
【０００４】
近年、半導体装置の開発が進められ、ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、メモリ（記憶装置）などが主に半導体装置に用いられている。ＣＰＵは、半導体ウェハを加工し、チップ化された集積回路（トランジスタ及びメモリを含む）を有し、接続端子である電極が形成された半導体素子の集合体である。
【０００５】
ＬＳＩ、ＣＰＵ、又はメモリ等の集積回路（ＩＣチップ）は、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。
【０００６】
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）、表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００７】
また、酸化物半導体を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている。また、例えば、特許文献２には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置などが、開示されている。
【０００８】
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３及び非特許文献１では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。また、特許文献４では、酸化物半導体膜を用いるトランジスタのチャネルを縦方向に配置し、集積回路の高密度化を図る技術が開示されている。
【先行技術文献】
【特許文献】
【０００９】
特開２０１２－２５７１８７号公報
特開２０１１－１５１３８３号公報
国際公開第２０２１／０５３４７３号
特開２０１３－２１１５３７号公報
【非特許文献】
【００１０】
Ｍ．Ｏｏｔａｅｔａｌ．，“３Ｄ－ＳｔａｃｋｅｄＣＡＡＣ－Ｉｎ－Ｇａ－ＺｎＯｘｉｄｅＦＥＴｓｗｉｔｈＧａｔｅＬｅｎｇｔｈｏｆ７２ｎｍ”，ＩＥＤＭＴｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０－５３
【発明の概要】
【発明が解決しようとする課題】
（【００１１】以降は省略されています）

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