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公開番号2025070557
公報種別公開特許公報(A)
公開日2025-05-02
出願番号2023180979
出願日2023-10-20
発明の名称エピタキシャル成長基板及び半導体装置の製造方法
出願人株式会社村田製作所
代理人個人,個人
主分類H01L 21/02 20060101AFI20250424BHJP(基本的電気素子)
要約【課題】半導体層から基板を分離する際に、半導体層へのクラックの発生を抑制することが可能なエピタキシャル成長基板を提供する。
【解決手段】エピタキシャル成長基板が、III族元素としてGaまたはInを含むIII-V族化合物半導体からなる基板と、基板の上にエピタキシャル成長された犠牲層と、犠牲層の上にエピタキシャル成長された半導体層とを備えている。犠牲層は、III族元素としてAlまたはInを含む混晶半導体からなる層を含み、AlまたはInの組成比が厚さ方向に変化しており、AlまたはInの組成比が極大値を示す箇所が、犠牲層の下面及び上面以外の内部に位置する。
【選択図】図1
特許請求の範囲【請求項１】
ＩＩＩ族元素としてＧａまたはＩｎを含むＩＩＩ－Ｖ族化合物半導体からなる基板と、
前記基板の上にエピタキシャル成長された犠牲層と、
前記犠牲層の上にエピタキシャル成長された半導体層と
を備え、
前記犠牲層は、ＩＩＩ族元素としてＡｌまたはＩｎを含む混晶半導体からなる層を含み、ＡｌまたはＩｎの組成比が厚さ方向に変化しており、ＡｌまたはＩｎの組成比が極大値を示す箇所が、前記犠牲層の下面及び上面以外の内部に位置するエピタキシャル成長基板。
続きを表示（約 940 文字）【請求項２】
前記犠牲層に含まれる前記混晶半導体からなる層は、ＩＩＩ族元素としてＡｌまたはＩｎの他にＧａを含み、Ｖ族元素としてＡｓ及びＰの少なくとも一方を含み、ＡｌまたはＩｎの組成比の最大値が０．５以上である請求項１に記載のエピタキシャル成長基板。
【請求項３】
前記犠牲層のうち、前記基板に接する部分のＡｌまたはＩｎの組成比が、前記半導体層に接する部分のＡｌまたはＩｎの組成比より小さい請求項１または２に記載のエピタキシャル成長基板。
【請求項４】
前記犠牲層の厚さ方向の複数箇所において、ＡｌまたはＩｎの組成比が極大値をとる請求項１または２に記載のエピタキシャル成長基板。
【請求項５】
前記半導体層の厚さは、前記基板の厚さより薄く、前記犠牲層の厚さより厚い請求項１または２に記載のエピタキシャル成長基板。
【請求項６】
前記基板は、ＧａＡｓまたはＩｎＰで形成されており、前記半導体層は、前記基板に格子整合する半導体からなる層を含む請求項１または２に記載のエピタキシャル成長基板。
【請求項７】
前記半導体層は、前記犠牲層に接するストッパ層を含み、酸性エッチャントまたはアルカリ性エッチャントを用いたウェットエッチングにおいて、前記ストッパ層のエッチングレートが、前記犠牲層のエッチングレートより遅い請求項１または２に記載のエピタキシャル成長基板。
【請求項８】
前記半導体層は、Ｎ型の半導体からなる層を含む請求項１または２に記載のエピタキシャル成長基板。
【請求項９】
酸性エッチャントまたはアルカリ性エッチャントを用いたウェットエッチングにおいて、前記犠牲層のエッチングレートが最大になる部分が、前記犠牲層の下面及び上面以外の内部に位置する請求項１または２に記載のエピタキシャル成長基板。
【請求項１０】
請求項１または２に記載のエピタキシャル成長基板の前記半導体層に、トランジスタ及びダイオードの少なくとも一方の半導体素子を形成し、
前記犠牲層をエッチング除去して前記半導体層から前記基板を引き離す半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、エピタキシャル成長基板及び半導体装置の製造方法に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
ＧａＡｓ等の基板にＡｌＧａＡｓやＡｌＡｓ等の犠牲層をエピタキシャル成長させ、その上に半導体層をエピタキシャル成長させた後、犠牲層をエッチングして半導体層を基板から分離する技術が公知である（特許文献１、２）。犠牲層をエッチングする際には、半導体層から犠牲層の下面まで達する溝を形成する。溝を形成した後、溝の側面から犠牲層をエッチングする。
【先行技術文献】
【特許文献】
【０００３】
特許第２６５８４９３号公報
特許第５３９４０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
犠牲層のエッチングは、溝に露出した端面から横方向に進む。エッチングレートの結晶面方位依存性により、犠牲層のうち半導体層に接する部分が、基板に接する部分より速くエッチングされる場合がある。この条件でエッチングが進むと、犠牲層と半導体層とが微小な領域でつながり、犠牲層と基板とは、相対的に広い領域でつながった状態になる。犠牲層と半導体層とが微小な領域でつながった状態で基板及び犠牲層が半導体層から脱落すると、半導体層にクラック等が発生する。
【０００５】
本発明の目的は、半導体層から基板を分離する際に、半導体層へのクラックの発生を抑制することが可能なエピタキシャル成長基板を提供することである。本発明の他の目的は、このエピタキシャル成長基板を用いた半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によると、
ＩＩＩ族元素としてＧａまたはＩｎを含むＩＩＩ－Ｖ族化合物半導体からなる基板と、
前記基板の上にエピタキシャル成長された犠牲層と、
前記犠牲層の上にエピタキシャル成長された半導体層と
を備え、
前記犠牲層は、ＩＩＩ族元素としてＡｌまたはＩｎを含む混晶半導体からなる層を含み、ＡｌまたはＩｎの組成比が厚さ方向に変化しており、ＡｌまたはＩｎの組成比が極大値を示す箇所が、前記犠牲層の下面及び上面以外の内部に位置するエピタキシャル成長基板が提供される。
【０００７】
本発明の他の観点によると、
上述のエピタキシャル成長基板の前記半導体層に、トランジスタ及びダイオードの少なくとも一方の半導体素子を形成し、
前記犠牲層をエッチング除去して前記半導体層から前記基板を引き離す半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
犠牲のうちＡｌまたはＩｎの組成比が極大値を示す箇所において、酸性エッチャントまたはアルカリ性エッチャントに対するエッチングレートが相対的に大きくなる。このため、犠牲層をエッチングすると、犠牲層の下面及び上面以外の箇所において相対的に早くエッチングが進み、犠牲層の下面及び上面以外の箇所で、基板側の部分と半導体層側の部分とが分離される。半導体層の表面から離れた箇所で、基板側の犠牲層と半導体層側の犠牲層とが分離されるため、分離時に、半導体層内にクラックが発生しにくい。
【図面の簡単な説明】
【０００９】
図１Ａは、第１実施例によるエピタキシャル成長基板の断面図であり、図１Ｂは、エピタキシャル成長基板の各層のエッチングレートの分布の一例を示すグラフである。
図２Ａ、図２Ｂ、及び図２Ｃは、第１実施例によるエピタキシャル成長基板の半導体層を基板から分離する手順の途中段階におけるエピタキシャル成長基板、仮基板、及び接着層の断面図である。
図３Ａ及び図３Ｃは、第１実施例によるエピタキシャル成長基板の半導体層を基板から分離する手順の途中段階におけるエピタキシャル成長基板、仮基板、及び接着層の断面図であり、図３Ｂは、図３Ａに示した途中段階における基板、半導体層、及び犠牲層の平面視における位置関係を示す図であり、図３Ｄは、基板が分離された半導体層、仮基板、及び接着層の断面図である。
図４Ａ及び図４Ｂは、比較例によるエピタキシャル成長基板において、半導体層から基板を分離する手順を示す図である。
図５Ａは、第１実施例によるエピタキシャル成長基板の犠牲層内のＡｌ組成比の厚さ方向の分布を示すグラフであり、図５Ｂから図５Ｆまでの図面は、第１実施例の変形例によるエピタキシャル成長基板の犠牲層内のＡｌ組成比の厚さ方向の分布を示すグラフである。
図６Ａから図６Ｆまでの図面は、第１実施例の他の変形例によるエピタキシャル成長基板の犠牲層内のＩｎ組成比の厚さ方向の分布を示すグラフである。
図７は、第２実施例によるエピタキシャル成長基板の断面図である。
図８Ａ及び図８Ｂは、第３実施例による半導体装置の製造途中段階における断面図である。
図９Ａ及び図９Ｂは、第３実施例による半導体装置の製造途中段階における断面図である。
【発明を実施するための形態】
【００１０】
［第１実施例］
図１Ａから図４Ｂまでの図面を参照して、第１実施例によるエピタキシャル成長基板について説明する。
（【００１１】以降は省略されています）

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