特許ウォッチ

公開番号2024131606
公報種別公開特許公報(A)
公開日2024-09-30
出願番号2023041976
出願日2023-03-16
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H01L 29/12 20060101AFI20240920BHJP(基本的電気素子)
要約【課題】ゲート-ドレイン間容量を低減可能な半導体装置を提供する。
【解決手段】半導体装置は、第1電極と、前記第1電極に接続され、シリコン及び炭素を含み、第1導電型の第1半導体層と、前記第1半導体層上の一部に配置され、シリコン及び炭素を含み、第2導電型である複数の第2半導体層と、前記第2半導体層上の一部に配置され、シリコン及び炭素を含み、第1導電型の第3半導体層と、前記第1半導体層における前記第2半導体層間の部分に配置され、シリコン及び炭素を含み、第2導電型の第4半導体層と、絶縁膜を介して前記第2半導体層と対向する第2電極と、前記第2半導体層及び前記第3半導体層に接続された第3電極と、を備える。
【選択図】図4

特許請求の範囲【請求項１】
第１電極と、
前記第１電極に接続され、シリコン及び炭素を含み、第１導電型の第１半導体層と、
前記第１半導体層上の一部に配置され、シリコン及び炭素を含み、第２導電型である複数の第２半導体層と、
前記第２半導体層上の一部に配置され、シリコン及び炭素を含み、第１導電型の第３半導体層と、
前記第１半導体層における前記第２半導体層間の部分に配置され、シリコン及び炭素を含み、第２導電型の第４半導体層と、
絶縁膜を介して前記第２半導体層と対向する第２電極と、
前記第２半導体層及び前記第３半導体層に接続された第３電極と、
を備えた半導体装置。
続きを表示（約 840 文字）【請求項２】
前記第２半導体層、前記第３半導体層及び前記第３電極とオーミック接続された導電層と、
前記第１半導体層上に配置され、前記第１半導体層とショットキー接合された金属層と、
をさらに備え、
前記第２半導体層は第１方向に延び、前記第１方向に沿って複数の第１開口部が配列されており、
前記第３半導体層は前記第１方向に延び、前記第１方向に沿って第２開口部と第３開口部が交互に配列されており、
前記導電層は前記第２開口部内に配置されており、
前記金属層は、前記第３開口部内において、前記第１半導体層における前記第１開口部内に配置された部分と接している請求項１に記載の半導体装置。
【請求項３】
前記金属層及び前記導電層は、前記第１方向に対して交差する第２方向に沿って交互に配列されている請求項２に記載の半導体装置。
【請求項４】
前記導電層と前記第４半導体層との間に前記第１半導体層が介在している請求項２に記載の半導体装置。
【請求項５】
前記金属層と前記第４半導体層との間に前記第１半導体層が介在している請求項２に記載の半導体装置。
【請求項６】
前記第４半導体層は、前記第１半導体層の上面から離隔している請求項１に記載の半導体装置。
【請求項７】
前記第４半導体層は、前記第２半導体層に接している請求項１に記載の半導体装置。
【請求項８】
前記第４半導体層の上面は前記第２半導体層の上面よりも下方に位置し、前記第４半導体層の下面は前記第２半導体層の下面よりも上方に位置した請求項１に記載の半導体装置。
【請求項９】
前記金属層はチタンを含む請求項１に記載の半導体装置。
【請求項１０】
前記導電層はニッケル及びシリコンを含む請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
電力制御用の半導体装置においては、還流電流を安全に流すためにＳＢＤ（Schottky Barrier diode：ショットキーバリアダイオード）を内蔵したＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が用いられることがある。このような半導体装置においては、動作の高速化を図るために、ゲート－ドレイン間の容量を低減することが求められている。
【先行技術文献】
【特許文献】
【０００３】
特許第６６４９１８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、ゲート－ドレイン間の容量を低減可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、前記第１電極に接続され、シリコン及び炭素を含み、第１導電型の第１半導体層と、前記第１半導体層上の一部に配置され、シリコン及び炭素を含み、第２導電型である複数の第２半導体層と、前記第２半導体層上の一部に配置され、シリコン及び炭素を含み、第１導電型の第３半導体層と、前記第１半導体層における前記第２半導体層間の部分に配置され、シリコン及び炭素を含み、第２導電型の第４半導体層と、絶縁膜を介して前記第２半導体層と対向する第２電極と、前記第２半導体層及び前記第３半導体層に接続された第３電極と、を備える。
【図面の簡単な説明】
【０００６】
図１は、第１の実施形態に係る半導体装置を示す斜視図である。
図２は、第１の実施形態に係る半導体装置を示す上面図である。
図３は、図２の領域Ａを示す上面図である。
図４は、図３に示すＢ－Ｂ’線による断面図である。
図５（ａ）は第１の実施形態に係る半導体装置の動作を示す断面図であり、図５（ｂ）は比較例に係る半導体装置の動作を示す断面図である。
図６は、第２の実施形態に係る半導体装置を示す上面図である。
図７は、図６に示すＣ－Ｃ’線による断面図である。
図８は、第２の実施形態に係る半導体装置の動作を示す断面図である。
図９は、第３の実施形態に係る半導体装置を示す上面図である。
【発明を実施するための形態】
【０００７】
＜第１の実施形態＞
図１は、本実施形態に係る半導体装置を示す斜視図である。
図２は、本実施形態に係る半導体装置を示す上面図である。
図３は、図２の領域Ａを示す上面図である。
図４は、図３に示すＢ－Ｂ’線による断面図である。
【０００８】
図１においては、後述するドレイン電極１１、ドレイン層２１、ソース電極１２、ショットキー金属層１５、ソースコンタクト層２６及びｐ型層２７は図示を省略している。図２においては、半導体部分２０、ゲート電極１３、オーミック導電層１４及びショットキー金属層１５のみを示している。図３においては、ソース電極１２及び絶縁膜３０を省略し、ゲート電極１３及びショットキー金属層１５を二点鎖線で示している。
【０００９】
図１～図４に示すように、本実施形態に係る半導体装置１においては、ドレイン電極１１（第１電極）、ソース電極１２（第３電極）、ゲート電極１３（第２電極）、オーミック導電層１４（導電層）、ショットキー金属層１５（金属層）、半導体部分２０、及び、絶縁膜３０が設けられている。
【００１０】
半導体部分２０の形状は、例えば矩形の板状である。ドレイン電極１１は半導体部分２０の下面２０ａ上の全面に設けられている。ソース電極１２は半導体部分２０の上面２０ｂ上の略全面に設けられている。半導体部分２０はシリコン（Ｓｉ）及び炭素（Ｃ）を含む半導体材料からなり、例えば、炭化シリコン（ＳｉＣ）の単結晶からなる。半導体部分２０の各部は不純物が導入されることにより、導電型がｐ型又はｎ型とされている。半導体部分２０においては、ドレイン層２１、ドリフト層２２、ベース層２３、ベースコンタクト層２４、ソース層２５、ソースコンタクト層２６、ｐ型層２７（第４半導体層）が設けられている。
（【００１１】以降は省略されています）

関連特許