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公開番号2024131606
公報種別公開特許公報(A)
公開日2024-09-30
出願番号2023041976
出願日2023-03-16
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H01L 29/12 20060101AFI20240920BHJP(基本的電気素子)
要約【課題】ゲート-ドレイン間容量を低減可能な半導体装置を提供する。
【解決手段】半導体装置は、第1電極と、前記第1電極に接続され、シリコン及び炭素を含み、第1導電型の第1半導体層と、前記第1半導体層上の一部に配置され、シリコン及び炭素を含み、第2導電型である複数の第2半導体層と、前記第2半導体層上の一部に配置され、シリコン及び炭素を含み、第1導電型の第3半導体層と、前記第1半導体層における前記第2半導体層間の部分に配置され、シリコン及び炭素を含み、第2導電型の第4半導体層と、絶縁膜を介して前記第2半導体層と対向する第2電極と、前記第2半導体層及び前記第3半導体層に接続された第3電極と、を備える。
【選択図】図4

特許請求の範囲【請求項1】
第1電極と、
前記第1電極に接続され、シリコン及び炭素を含み、第1導電型の第1半導体層と、
前記第1半導体層上の一部に配置され、シリコン及び炭素を含み、第2導電型である複数の第2半導体層と、
前記第2半導体層上の一部に配置され、シリコン及び炭素を含み、第1導電型の第3半導体層と、
前記第1半導体層における前記第2半導体層間の部分に配置され、シリコン及び炭素を含み、第2導電型の第4半導体層と、
絶縁膜を介して前記第2半導体層と対向する第2電極と、
前記第2半導体層及び前記第3半導体層に接続された第3電極と、
を備えた半導体装置。
続きを表示(約 840 文字)【請求項2】
前記第2半導体層、前記第3半導体層及び前記第3電極とオーミック接続された導電層と、
前記第1半導体層上に配置され、前記第1半導体層とショットキー接合された金属層と、
をさらに備え、
前記第2半導体層は第1方向に延び、前記第1方向に沿って複数の第1開口部が配列されており、
前記第3半導体層は前記第1方向に延び、前記第1方向に沿って第2開口部と第3開口部が交互に配列されており、
前記導電層は前記第2開口部内に配置されており、
前記金属層は、前記第3開口部内において、前記第1半導体層における前記第1開口部内に配置された部分と接している請求項1に記載の半導体装置。
【請求項3】
前記金属層及び前記導電層は、前記第1方向に対して交差する第2方向に沿って交互に配列されている請求項2に記載の半導体装置。
【請求項4】
前記導電層と前記第4半導体層との間に前記第1半導体層が介在している請求項2に記載の半導体装置。
【請求項5】
前記金属層と前記第4半導体層との間に前記第1半導体層が介在している請求項2に記載の半導体装置。
【請求項6】
前記第4半導体層は、前記第1半導体層の上面から離隔している請求項1に記載の半導体装置。
【請求項7】
前記第4半導体層は、前記第2半導体層に接している請求項1に記載の半導体装置。
【請求項8】
前記第4半導体層の上面は前記第2半導体層の上面よりも下方に位置し、前記第4半導体層の下面は前記第2半導体層の下面よりも上方に位置した請求項1に記載の半導体装置。
【請求項9】
前記金属層はチタンを含む請求項1に記載の半導体装置。
【請求項10】
前記導電層はニッケル及びシリコンを含む請求項1に記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
実施形態は、半導体装置に関する。
続きを表示(約 1,800 文字)【背景技術】
【0002】
電力制御用の半導体装置においては、還流電流を安全に流すためにSBD(Schottky Barrier diode:ショットキーバリアダイオード)を内蔵したMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:金属酸化物半導体電界効果トランジスタ)が用いられることがある。このような半導体装置においては、動作の高速化を図るために、ゲート-ドレイン間の容量を低減することが求められている。
【先行技術文献】
【特許文献】
【0003】
特許第6649183号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態の目的は、ゲート-ドレイン間の容量を低減可能な半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第1電極と、前記第1電極に接続され、シリコン及び炭素を含み、第1導電型の第1半導体層と、前記第1半導体層上の一部に配置され、シリコン及び炭素を含み、第2導電型である複数の第2半導体層と、前記第2半導体層上の一部に配置され、シリコン及び炭素を含み、第1導電型の第3半導体層と、前記第1半導体層における前記第2半導体層間の部分に配置され、シリコン及び炭素を含み、第2導電型の第4半導体層と、絶縁膜を介して前記第2半導体層と対向する第2電極と、前記第2半導体層及び前記第3半導体層に接続された第3電極と、を備える。
【図面の簡単な説明】
【0006】
図1は、第1の実施形態に係る半導体装置を示す斜視図である。
図2は、第1の実施形態に係る半導体装置を示す上面図である。
図3は、図2の領域Aを示す上面図である。
図4は、図3に示すB-B’線による断面図である。
図5(a)は第1の実施形態に係る半導体装置の動作を示す断面図であり、図5(b)は比較例に係る半導体装置の動作を示す断面図である。
図6は、第2の実施形態に係る半導体装置を示す上面図である。
図7は、図6に示すC-C’線による断面図である。
図8は、第2の実施形態に係る半導体装置の動作を示す断面図である。
図9は、第3の実施形態に係る半導体装置を示す上面図である。
【発明を実施するための形態】
【0007】
<第1の実施形態>
図1は、本実施形態に係る半導体装置を示す斜視図である。
図2は、本実施形態に係る半導体装置を示す上面図である。
図3は、図2の領域Aを示す上面図である。
図4は、図3に示すB-B’線による断面図である。
【0008】
図1においては、後述するドレイン電極11、ドレイン層21、ソース電極12、ショットキー金属層15、ソースコンタクト層26及びp型層27は図示を省略している。図2においては、半導体部分20、ゲート電極13、オーミック導電層14及びショットキー金属層15のみを示している。図3においては、ソース電極12及び絶縁膜30を省略し、ゲート電極13及びショットキー金属層15を二点鎖線で示している。
【0009】
図1~図4に示すように、本実施形態に係る半導体装置1においては、ドレイン電極11(第1電極)、ソース電極12(第3電極)、ゲート電極13(第2電極)、オーミック導電層14(導電層)、ショットキー金属層15(金属層)、半導体部分20、及び、絶縁膜30が設けられている。
【0010】
半導体部分20の形状は、例えば矩形の板状である。ドレイン電極11は半導体部分20の下面20a上の全面に設けられている。ソース電極12は半導体部分20の上面20b上の略全面に設けられている。半導体部分20はシリコン(Si)及び炭素(C)を含む半導体材料からなり、例えば、炭化シリコン(SiC)の単結晶からなる。半導体部分20の各部は不純物が導入されることにより、導電型がp型又はn型とされている。半導体部分20においては、ドレイン層21、ドリフト層22、ベース層23、ベースコンタクト層24、ソース層25、ソースコンタクト層26、p型層27(第4半導体層)が設けられている。
(【0011】以降は省略されています)

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