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公開番号2024086408
公報種別公開特許公報(A)
公開日2024-06-27
出願番号2022201518
出願日2022-12-16
発明の名称メモリ制御装置および方法、記憶装置
出願人キヤノン株式会社
代理人弁理士法人大塚国際特許事務所
主分類G06F 12/06 20060101AFI20240620BHJP(計算;計数)
要約【課題】回路規模を抑えながら、倍数の関係にないビット幅のデータに対するメモリアクセスを可能にする。
【解決手段】第一のビット幅および第一のビット幅とは異なる第二のビット幅より大きい第三のビット幅のワードを有するメモリへのアクセスを制御するメモリ制御装置は、第一のビット幅のデータをアクセスする第一のアドレス値と、第二のビット幅のデータをアクセスする第二のアドレス値を受け付ける。メモリ制御装置は、メモリのワードを第一のビット幅で分割した格納位置にワード内のビット方向に連続するアドレスを割り当てて第一のアドレス値から第一のビット幅のデータの格納位置を特定する。また、メモリ制御装置は、メモリのワードを第二のビット幅で分割した格納位置にメモリの深さ方向に連続するアドレスを割り当てて第二のアドレス値から第二のビット幅のデータの格納位置を特定する。
【選択図】図1
特許請求の範囲【請求項１】
第一のビット幅および前記第一のビット幅とは異なる第二のビット幅より大きい第三のビット幅のワードを有するメモリへのアクセスを制御する装置であって、
前記第一のビット幅のデータをアクセスする第一のアドレス値と、前記第二のビット幅のデータをアクセスする第二のアドレス値を受け付ける受け付け手段と、
前記ワードを前記第一のビット幅で分割した格納位置に前記ワード内のビット方向に連続するアドレスを割り当てて前記第一のアドレス値から前記第一のビット幅のデータの格納位置を特定し、前記ワードを前記第二のビット幅で分割した格納位置に前記メモリの深さ方向に連続するアドレスを割り当てて前記第二のアドレス値から前記第二のビット幅のデータの格納位置を特定する特定手段と、を備えることを特徴とするメモリ制御装置。
続きを表示（約 1,400 文字）【請求項２】
前記第三のビット幅は、前記第一のビット幅の２のべき乗倍であり、且つ、前記第一のビット幅と前記第二のビット幅の公倍数である、ことを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
前記特定された格納位置からデータを取得する、または前記特定された格納位置のデータを指定されてデータに更新するアクセス手段をさらに備えることを特徴とする請求項１に記載のメモリ制御装置。
【請求項４】
前記特定手段は、
前記第一のアドレス値の上位部のビットにより前記メモリのワードの一つを特定し、該特定されたワードにおける前記第一のビット幅のデータの格納位置を前記第一のアドレス値の下位部のビットにより特定し、
前記第二のアドレス値の下位部のビットにより前記メモリのワードの一つを特定し、該特定されたワードにおける前記第二のビット幅のデータの格納位置を前記第二のアドレス値の上位部のビットにより特定する、ことを特徴とする請求項１に記載のメモリ制御装置。
【請求項５】
前記第三のビット幅は、前記第一のビット幅の２ｍ倍であり（ｍは自然数）、前記第一のアドレス値の下位側のｍビットが前記第一のアドレス値の前記下位部のビットとして用いられる、ことを特徴とする請求項４に記載のメモリ制御装置。
【請求項６】
前記メモリは２ｎ個のワードからなる深さを有し（ｎは自然数）、前記第二のアドレス値の下位側のｎビットが前記第二のアドレス値の前記下位部のビットとして用いられる、ことを特徴とする請求項４に記載のメモリ制御装置。
【請求項７】
前記特定手段は、
前記第一のアドレス値の上位部のビットによりメモリのワードの一つを特定し、該特定されたワードにおける前記第一のビット幅のデータの格納位置を前記第一のアドレス値の下位部のビットにより特定し、
前記メモリはＤ個のワードの深さを有し（Ｄは自然数）、前記第二のアドレス値を前記Ｄで割った場合の余りに相当する値Ｐにより前記メモリのワードの一つを特定し、該特定されたワードにおける前記第二のビット幅のデータの格納位置を前記第二のアドレス値を前記Ｄで割った場合の商に相当する値Ｑ（Ｑは自然数）により特定する、ことを特徴とする請求項１に記載のメモリ制御装置。
【請求項８】
前記Ｄは２のべき乗以外の値である、ことを特徴とする請求項７に記載のメモリ制御装置。
【請求項９】
減算の結果が負の値になる直前まで前記第二のアドレス値から前記Ｄを繰り返し減算し、残った値を前記値Ｐとして、減算した回数を前記値Ｑとして得ることを特徴とする請求項７に記載のメモリ制御装置。
【請求項１０】
前記メモリに、前記第一のビット幅のデータをアクセスする第一の範囲と、前記第二のビット幅のデータをアクセスする第二の範囲とを設定する設定手段を備え、
前記特定手段は、前記第一のアドレス値と前記第一の範囲の開始ワードの位置とに基づいて前記第一の範囲のワードの一つを特定し、前記第二のアドレス値と前記第二の範囲の開始ワードの位置とに基づいて前記第二の範囲のワードの一つを特定する、ことを特徴とする請求項１に記載のメモリ制御装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明はメモリ制御装置および方法、記憶装置に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
マイコンをはじめとする半導体集積回路には演算処理や制御を行うプロセッサや入出力信号を制御する論理回路、演算結果などを格納する記憶回路などが搭載される。このような構成において、プロセッサと論理回路とで、用いられるデータのビット幅が異なる場合がある。特許文献１、特許文献２には、異なるビット幅を用いるデバイスによる記憶回路の共有を実現するための構成が提案されている。
【先行技術文献】
【特許文献】
【０００３】
特開平１１－１５４３９１号公報
特開２０１８－５３４６６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、例えば、３２ビットと２４ビットのように、倍数の関係にないビット幅の組み合わせで記憶回路を共有する場合には、課題がある。特許文献１では、例えば８ビット、１６ビット、２４ビットという複数のデータ幅に対応する記憶回路が提案されている。しかしながら、特許文献１では、２のべき乗以外のデータ幅（例えば、２４ビット）のデータへのランダムアクセスを実現するためにはアドレスを２のべき乗以外の数値で除算する必要がり、記憶回路の規模が増大する。また、特許文献２では、８ビット幅のメモリを８個用意し、６４ビット、３２ビット、１６ビットのようにビット幅が異なるデータをアクセスするためにアドレスを変換する構成が提案されている。しかしながら、特許文献２は、３２ビットと２４ビットのように倍数の関係にないビット幅を組み合わせることには対応していない。
【０００５】
本発明は、回路規模を抑えながら、倍数の関係にないビット幅のデータに対するメモリアクセスを可能とすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様による記憶制御回路は以下の構成を備える。すなわち、
第一のビット幅および前記第一のビット幅とは異なる第二のビット幅より大きい第三のビット幅のワードを有するメモリへのアクセスを制御する装置であって、
前記第一のビット幅のデータをアクセスする第一のアドレス値と、前記第二のビット幅のデータをアクセスする第二のアドレス値を受け付ける受け付け手段と、
前記ワードを前記第一のビット幅で分割した格納位置に前記ワード内のビット方向に連続するアドレスを割り当てて前記第一のアドレス値から前記第一のビット幅のデータの格納位置を特定し、前記ワードを前記第二のビット幅で分割した格納位置に前記メモリの深さ方向に連続するアドレスを割り当てて前記第二のアドレス値から前記第二のビット幅のデータの格納位置を特定する特定手段と、を備える。
【発明の効果】
【０００７】
本発明によれば、回路規模を抑えながら、倍数の関係にないビット幅のデータに対するメモリアクセスが可能となる。
【図面の簡単な説明】
【０００８】
第一実施形態による記憶回路の構成例を示すブロック図。
第一実施形態による変換部の構成例を示すブロック図。
（ａ）は、第一のビット幅でアクセスする場合のアドレス参照の内訳を示す図、（ｂ）は第二のビット幅でアクセスする場合のアドレス参照の内訳を示す図、（ｃ）は第三のビット幅のワードへの第一および第二のビット幅のデータの割当てを説明する図。
深さ８のメモリに対するアドレッシングの例を示す図。
第二実施形態による変換部の構成例を示すブロック図。
深さ９のメモリに対するアドレッシングの例を示す図。
第二実施形態による、第二のビット幅のデータのアクセスのためのアドレス変換処理を説明するフローチャート。
第三実施形態による記憶回路の構成例を示すブロック図。
第三実施形態による変換部８０１の構成例を示すブロック図。
第三実施形態によるアドレス変換処理を示すフローチャート。
第三実施形態による、第二のビット幅のデータのアクセスのためのアドレス変換処理を説明するフローチャート。
第三実施形態による、深さ８のメモリに対するアドレッシングの例を示す図。
第三実施形態による、深さ８のメモリに対するアドレッシングの他の例を示す図。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
【００１０】
＜第一実施形態＞
図１は、第一実施形態による記憶回路の構成例を示すブロック図である。記憶装置１００は、例えば２４ビット幅のデータを用いる第一ＣＰＵ１２１および３２ビット幅のデータを用いる第二ＣＰＵ１２２に接続されている。記憶装置１００は、変換部１０１、メモリ１０２、内部信号線１０３、第一の外部信号線１０４、第二の外部信号線１０５を備えている。第一ＣＰＵ１２１は第一の外部信号線１０４を介してメモリ１０２をアクセスし、第二ＣＰＵ１２２は第二の外部信号線１０５を介してメモリ１０２をアクセスする。変換部１０１は第一の外部信号線１０４と第二の外部信号線１０５に接続され、それぞれのアクセスに対応して、メモリ１０２をアクセスするための制御信号とアドレスを生成する。また、変換部１０１は、アクセスが書込みの場合は、書込みデータを生成し、生成した書込みデータを、内部信号線１０３を介してメモリ１０２に書き込む。変換部１０１は、アクセスが読み出しの場合は、内部信号線１０３を介してメモリ１０２からデータを読み出し、読み出したデータから、アクセスを受けたビット幅のワードを抜き出す。そして、抜き出したワードを、アクセス元である第一の外部信号線１０４または第二の外部信号線１０５に出力する。変換部１０１は、メモリ１０２へのアクセスを制御するメモリ制御装置の一例である。
（【００１１】以降は省略されています）

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