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公開番号2024080124
公報種別公開特許公報(A)
公開日2024-06-13
出願番号2022193042
出願日2022-12-01
発明の名称逐次比較型AD変換回路
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03M 1/46 20060101AFI20240606BHJP(基本電子回路)
要約【課題】ADコンバータに対しアナログ入力信号を供給する回路の負荷を軽減する。
【解決手段】キャパシタアレイ及びスイッチアレイを有するキャパシタ型DAC(10)を備えたADコンバータ(1)において、キャパシタアレイ中の一部のキャパシタを第1信号配線(WR1)に接続し、他の一部のキャパシタを第2信号配線(WR2)に接続する。第1信号配線に第1基準電圧(V_L)を与え且つ第2信号配線に第2基準電圧(V_H>V_L)を与えた状態でアナログ入力信号(Ain)のサンプリングを行う。その後、第1及び第2信号配線を夫々に第3信号配線(WR3)に導通させることで第3信号配線に第1比較電圧(V1)を発生させる。逐次比較期間において、第1比較電圧を所定の第2比較電圧(V2)と比較し、比較結果に基づきスイッチアレイの状態制御を通じてデジタル出力信号(Dout)の値を決定する。
【選択図】図1
特許請求の範囲【請求項１】
キャパシタ型ＤＡＣを有し、アナログ入力信号をデジタル出力信号に変換するよう構成される逐次比較型ＡＤ変換回路であって、
前記キャパシタ型ＤＡＣは、複数のキャパシタを有するキャパシタアレイ、及び、各キャパシタの第１端に対して個別に第１基準電圧、前記第１基準電圧よりも高い第２基準電圧又は前記アナログ入力信号を選択的に与えるよう構成されたスイッチアレイを有し、
前記複数のキャパシタの一部は第１種キャパシタに属し、前記複数のキャパシタの残部は第２種キャパシタに属し、前記第１種キャパシタの第２端は第１信号配線に接続される一方で、前記第２種キャパシタの第２端は第２信号配線に接続され、
前記第１信号配線と前記第１基準電圧が加わる第１基準配線との間に設けられる第１基準スイッチと、
前記第２信号配線と前記第２基準電圧が加わる第２基準配線との間に設けられる第２基準スイッチと、
前記第１信号配線及び前記第２信号配線の夫々と第３信号配線との間に設けられる連結スイッチと、
コンパレータと、
前記スイッチアレイ、前記第１基準スイッチ、前記第２基準スイッチ及び前記連結スイッチの状態を制御するよう構成された制御回路と、を備え、
サンプリング期間において、前記制御回路は、前記第１基準スイッチ及び前記第２基準スイッチをオンに制御することで前記第１信号配線に前記第１基準電圧を与える一方で前記第２信号配線に前記第２基準電圧を与え、且つ、前記連結スイッチをオフに制御し、
前記サンプリング期間後の逐次比較期間において、前記制御回路は、前記第１基準スイッチ及び前記第２基準スイッチをオフに制御し、且つ、前記連結スイッチをオンに制御することで前記第１信号配線及び前記第２信号配線の夫々を前記第３信号配線に導通させ、
前記コンパレータは、前記逐次比較期間において、前記第３信号配線に加わる第１比較電圧を所定の第２比較電圧と比較して比較結果信号を生成し、
前記制御回路は、前記サンプリング期間において前記スイッチアレイの状態制御を通じ前記複数のキャパシタにおける複数の第１端に対し前記アナログ入力信号を与え、前記逐次比較期間において前記スイッチアレイの状態制御を通じ前記複数の第１端に対し個別に前記第１基準電圧又は前記第２基準電圧を与えつつ前記比較結果信号に基づき前記デジタル出力信号の値を決定する
、逐次比較型ＡＤ変換回路。
続きを表示（約 990 文字）【請求項２】
前記第１信号配線及び前記第２信号配線間を直接短絡するための短絡スイッチが、前記連結スイッチとは別に設けられ、
前記制御回路は、前記サンプリング期間において前記短絡スイッチをオフに制御し、前記逐次比較期間において前記短絡スイッチをオンに制御する
、請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項３】
前記制御回路は、前記サンプリング期間の後、前記短絡スイッチ及び前記連結スイッチを同時にオフからオンに切り替える、又は、前記短絡スイッチをオフからオンに切り替えてから前記連結スイッチをオフからオンに切り替える
、請求項２に記載の逐次比較型ＡＤ変換回路。
【請求項４】
前記第１信号配線及び前記第２信号配線間を直接短絡するための短絡スイッチが、前記連結スイッチとは別に設けられ、
前記制御回路は、前記サンプリング期間において前記短絡スイッチをオフに制御し、前記サンプリング期間を経て前記短絡スイッチを所定時間だけオンに制御した後、前記逐次比較期間前に前記短絡スイッチをオンからオフに切り替える
、請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項５】
前記制御回路は、前記短絡スイッチ及び前記連結スイッチを同時にオフからオンに切り替える、又は、前記短絡スイッチをオフからオンに切り替えてから前記連結スイッチをオフからオンに切り替える
、請求項４に記載の逐次比較型ＡＤ変換回路。
【請求項６】
降圧用キャパシタを有し且つ前記第１基準配線及び前記第２基準配線に接続された降圧回路を更に備え、
前記降圧用キャパシタの第１端は前記第２信号配線に接続され、
前記制御回路は、前記降圧用キャパシタの第２端に対し、前記サンプリング期間では前記第２基準電圧を与え、前記逐次比較期間では前記第１基準電圧を与える
、請求項１～５の何れかに記載の逐次比較型ＡＤ変換回路。
【請求項７】
前記制御回路は、前記逐次比較期間において前記比較結果信号に基づき、バイナリサーチにより前記スイッチアレイの状態を順次切り替えながら前記デジタル出力信号の値をビットごとに決定する
、請求項１～５の何れかに記載の逐次比較型ＡＤ変換回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、逐次比較型ＡＤ変換回路に関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
逐次比較型ＡＤ変換回路は、一般に、ＤＡＣ（デジタル－アナログ変換器）、コンパレータ、及び、逐次比較を担う論理回路（制御回路）を備える。ＤＡＣとしてキャパシタ型ＤＡＣ（容量性ＤＡＣ）が用いられることも多い。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－８０２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
キャパシタ型ＤＡＣを有する逐次比較型ＡＤ変換回路に対してアナログ入力信号を供給する回路（ドライバ）は、サンプリング期間においてキャパシタ型ＤＡＣの各キャパシタにアナログ入力信号に応じた電荷を供給する。必要な電荷供給量が増大するほど、ドライバの負荷が大きくなる。負荷の増大は、ドライバの小型化又は省電力化を妨げる、或いは、ドライバに要求されるＧＢ積の増大を招く。
【０００５】
本開示は、アナログ入力信号を供給する回路の負荷軽減に寄与する逐次比較型ＡＤ変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示に係る逐次比較型ＡＤ変換回路は、キャパシタ型ＤＡＣを有し、アナログ入力信号をデジタル出力信号に変換するよう構成される逐次比較型ＡＤ変換回路であって、前記キャパシタ型ＤＡＣは、複数のキャパシタを有するキャパシタアレイ、及び、各キャパシタの第１端に対して個別に第１基準電圧、前記第１基準電圧よりも高い第２基準電圧又は前記アナログ入力信号を選択的に与えるよう構成されたスイッチアレイを有し、前記複数のキャパシタの一部は第１種キャパシタに属し、前記複数のキャパシタの残部は第２種キャパシタに属し、前記第１種キャパシタの第２端は第１信号配線に接続される一方で、前記第２種キャパシタの第２端は第２信号配線に接続され、前記第１信号配線と前記第１基準電圧が加わる第１基準配線との間に設けられる第１基準スイッチと、前記第２信号配線と前記第２基準電圧が加わる第２基準配線との間に設けられる第２基準スイッチと、前記第１信号配線及び前記第２信号配線の夫々と第３信号配線との間に設けられる連結スイッチと、コンパレータと、前記スイッチアレイ、前記第１基準スイッチ、前記第２基準スイッチ及び前記連結スイッチの状態を制御するよう構成された制御回路と、を備え、サンプリング期間において、前記制御回路は、前記第１基準スイッチ及び前記第２基準スイッチをオンに制御することで前記第１信号配線に前記第１基準電圧を与える一方で前記第２信号配線に前記第２基準電圧を与え、且つ、前記連結スイッチをオフに制御し、前記サンプリング期間後の逐次比較期間において、前記制御回路は、前記第１基準スイッチ及び前記第２基準スイッチをオフに制御し、且つ、前記連結スイッチをオンに制御することで前記第１信号配線及び前記第２信号配線の夫々を前記第３信号配線に導通させ、前記コンパレータは、前記逐次比較期間において、前記第３信号配線に加わる第１比較電圧を所定の第２比較電圧と比較して比較結果信号を生成し、前記制御回路は、前記サンプリング期間において前記スイッチアレイの状態制御を通じ前記複数のキャパシタにおける複数の第１端に対し前記アナログ入力信号を与え、前記逐次比較期間において前記スイッチアレイの状態制御を通じ前記複数の第１端に対し個別に前記第１基準電圧又は前記第２基準電圧を与えつつ前記比較結果信号に基づき前記デジタル出力信号の値を決定する。
【発明の効果】
【０００７】
本開示によれば、アナログ入力信号を供給する回路の負荷軽減に寄与する逐次比較型ＡＤ変換回路を提供することが可能となる。
【図面の簡単な説明】
【０００８】
図１は、本開示の実施形態に係るＡＤコンバータの全体構成図である。
図２は、本開示の実施形態に係るＤＡＣの内部構成図である。
図３は、本開示の実施形態に係り、スイッチアレイにおける１つのスイッチの内部構成及び周辺回路を示す図である。
図４は、本開示の実施形態に係り、スイッチアレイにおける１つのスイッチの４状態を示す図である。
図５は、本開示の実施形態に係り、キャパシタアレイにおける複数のキャパシタの静電容量値の関係を示す図である。
図６は、本開示の実施形態に係り、スイッチアレイを構成する各スイッチが信号入力状態にあるときにおける、ＤＡＣ１０の等価回路図である。
図７は、本開示の実施形態に係り、ＤＡＣ及び２つの信号配線の第１接続構成を示す図である。
図８は、本開示の実施形態に係り、ＤＡＣ及び２つの信号配線の第２接続構成を示す図である。
図９は、本開示の実施形態に係り、ＤＡＣ及び２つの信号配線の第３接続構成を示す図である。
図１０は、本開示の実施形態に係り、ＤＡＣ及び２つの信号配線の第４接続構成を示す図である。
図１１は、本開示の実施形態に係り、ＡＤ変換動作のフローチャートである。
図１２は、本開示の実施形態に係り、サンプリング動作が行われるときのＡＤコンバータの状態を示す図である。
図１３は、本開示の実施形態に係り、状態遷移動作のフローチャートである。
図１４は、本開示の実施形態に係り、状態遷移動作におけるスイッチの状態変化を示す図である。
図１５は、本開示の実施形態に係り、状態遷移動作に関わるＡＤコンバータの状態を示す図である。
図１６は、本開示の実施形態に係り、逐次比較動作のフローチャートである。
図１７は、本開示の実施形態に係り、制御回路内のレジスタの構成図である。
図１８は、本開示の実施形態に係り、逐次比較動作が行われるときのＡＤコンバータの状態を示す図である。
図１９は、第１参考例に係るＡＤコンバータの一部構成及び動作概要を示す図である。
図２０は、キャパシタ型ＤＡＣを有するＡＤコンバータのサンプリング時におけるモデル図である。
図２１は、本開示の実施形態に係り、サンプリング期間におけるＡＤコンバータの一部等価回路図である。
図２２は、本開示の実施形態に係り、逐次比較期間におけるＡＤコンバータの一部等価回路図である。
図２３は、第２参考例に係るＡＤコンバータの一部構成及び動作概要を示す図である。
図２４は、本開示の実施形態に属する第１実施例に係り、幾つかのスイッチの状態変化を示す図である。
図２５は、本開示の実施形態に属する第１実施例に係り、幾つかのスイッチの状態変化を示す図である。
図２６は、本開示の実施形態に属する第２実施例に係り、ＡＤコンバータの全体構成図である。
図２７は、本開示の実施形態に属する第２実施例に係り、降圧回路の状態遷移図である。
【発明を実施するための形態】
【０００９】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【００１０】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。任意のスイッチを１以上のＦＥＴ（電界効果トランジスタ）にて構成することができ、或るスイッチがオン状態のときには当該スイッチの両端間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端間が非導通となる。任意のスイッチはアナログスイッチであって良い。以下、任意のスイッチについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
（【００１１】以降は省略されています）

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