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公開番号2025135420
公報種別公開特許公報(A)
公開日2025-09-18
出願番号2024033261
出願日2024-03-05
発明の名称エミュレーション回路、エミュレーション装置、プログラム開発ツール、プログラム、特殊機能レジスタの状態を監視する方法、半導体装置を製造する方法
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類G06F 11/36 20060101AFI20250910BHJP(計算;計数)
要約【課題】特殊機能レジスタ(SFR)のフラグ値と期待値との比較によりアプリケーションプログラムにおける特殊機能レジスタのモニタを容易にするエミュレーション回路を提供できる。
【解決手段】エミュレーション回路21は、状態比較回路41、計数回路43及びフラグ比較回路45を含む。状態比較回路41は、マイクロコンピュータ24によるプログラムコードの実行において生じ得る内部状態の基準値を格納する。フラグ比較回路43は、特殊機能レジスタ回路23dに関連付けられる期待値を格納する。状態比較回路41は、プログラムコードの実行中にマイクロコンピュータ24から受けた内部状態の状態値と基準値との間の一致を検知する。フラグ比較回路45は、フラグ比較回路45の期待値と特殊機能レジスタの状態値との間の一致を検知する。計数回路43は、状態比較回路41における一致とフラグ比較回路45における一致との間の経過時間の測定を行う。
【選択図】図2
特許請求の範囲【請求項１】
接続装置を介して半導体装置と通信可能に接続されると共にデバッグ装置と通信可能に接続されるように構成されたエミュレーション回路であって、
前記エミュレーション回路は、クロックラインを介して前記接続装置と接続され、前記クロックラインは、前記半導体装置及び前記エミュレーション回路を同期して動作させるクロック信号を伝搬可能なように構成され、
前記エミュレーション回路は、状態比較回路、計数回路、及びフラグ比較回路を含み、
前記状態比較回路は、前記半導体装置のマイクロコンピュータによるプログラムコードの実行において前記マイクロコンピュータに生じ得る内部状態の基準値を格納するように構成され、
前記フラグ比較回路は、前記マイクロコンピュータの特殊機能レジスタ回路の特殊機能レジスタに関連付けられる期待値を格納するように構成され、
前記状態比較回路は、前記プログラムコードの実行中に前記接続装置を介して前記マイクロコンピュータから受けた前記内部状態の状態値と前記基準値との間の一致／不一致を検知するように構成され、
前記フラグ比較回路は、前記接続装置を介して前記特殊機能レジスタ回路から受けたビット列信号の少なくとも一部分と前記フラグ比較回路の前記期待値との間の一致／不一致を検知するように構成され、
前記計数回路は、前記状態比較回路における前記一致の検知と前記フラグ比較回路における前記一致の検知との間の経過時間の測定を行うと共に、前記測定に係る計数値を格納するように構成される、
エミュレーション回路。
続きを表示（約 3,400 文字）【請求項２】
前記状態比較回路は、１又は複数の第１期待値レジスタ回路を含み、前記第１期待値レジスタ回路は、前記基準値を格納するように構成され、
前記状態比較回路は、１又は複数の状態値更新レジスタ回路を含み、前記状態値更新レジスタ回路は、前記内部状態の前記状態値を格納するように構成され、
前記フラグ比較回路は、１又は複数の第２期待値レジスタ回路を含み、前記第２期待値レジスタ回路は、前記期待値を格納するように構成され、
前記フラグ比較回路は、１又は複数のフラグ更新レジスタ回路を含み、前記フラグ更新レジスタ回路は、前記ビット列信号の少なくとも一部分を格納するように構成され、
前記計数回路は、計数値レジスタ回路を備え、前記計数値レジスタ回路は、前記状態比較回路における前記一致の検知と前記フラグ比較回路における前記一致の検知との間の経過時間の測定を行うように構成されると共に、前記測定の結果に係る計数値を格納するように構成され、
前記計数値レジスタ回路は、前記計数値を格納するように構成される計数値レジスタ、最大値レジスタ回路、及び最小値レジスタ回路を含み、
前記計数回路は、前記最大値レジスタ回路が前記計数値の最大値を格納すると共に前記最小値レジスタ回路が前記計数値の最小値を格納するように、前記計数値、前記最大値レジスタ回路の第１格納値及び前記最小値レジスタ回路の第２格納値に基づき前記最大値レジスタ回路及び前記最小値レジスタ回路を更新する、
請求項１に記載されたエミュレーション回路。
【請求項３】
前記最大値レジスタ回路は、前記計数値と前記第１格納値との第１比較を行うと共に、前記第１比較の結果に基づき前記最大値レジスタ回路を更新して、前記最大値レジスタ回路の格納値が前記計数値を基準にして大きい又は等しいことを維持するように構成され、
前記最小値レジスタ回路は、前記計数値と前記第２格納値との第２比較を行うと共に、前記第２比較の結果に基づき前記最小値レジスタ回路を更新して、前記最小値レジスタ回路の格納値が前記計数値を基準にして小さい又は等しいことを維持するように構成される
請求項２に記載されたエミュレーション回路。
【請求項４】
前記計数回路は、前記計数値レジスタ回路の前記計数値、前記第１格納値及び前記第２格納値の少なくとも１つを前記デバッグ装置に提供するように構成される、
請求項２に記載されたエミュレーション回路。
【請求項５】
前記計数値レジスタ回路の前記計数値、前記第１格納値及び前記第２格納値の少なくとも１つを前記デバッグ装置に提供することは、前記デバッグ装置からの要求に応答して行われる、
請求項４に記載されたエミュレーション回路。
【請求項６】
前記計数回路は、カウント回路を更に含み、
前記状態比較回路は、前記状態値が前記基準値に一致したことに応答して検知トリガ信号を生成するように構成され、
前記経過時間の始期は、前記計数回路が前記検知トリガ信号の受信に応答して前記カウント回路に前記クロック信号の計数を開始する、ことによって特定され、
前記フラグ比較回路は、受けた前記ビット列信号の少なくとも一部分が前記フラグ比較回路の前記第２期待値レジスタ回路の前記期待値と一致したことに応答して、期待値一致トリガ信号を生成するように構成され、
前記経過時間の終期は、前記計数回路が前記期待値一致トリガ信号の受信に応答して前記カウント回路に前記クロック信号の計数を停止する、ことによって特定され、
前記計数回路の前記計数値レジスタ回路は、前記カウント回路が停止された際における前記計数値を格納するように構成される、
請求項２に記載されたエミュレーション回路。
【請求項７】
前記第１期待値レジスタ回路は、前記基準値として開始アドレスを格納するように構成されたアドレスレジスタを含み、
前記状態値更新レジスタ回路は、前記プログラムコードの実行中の現アドレスを前記半導体装置から前記接続装置を介して受けて前記現アドレスを前記状態値として格納するアドレス更新レジスタを含み、
前記状態比較回路は、前記アドレス更新レジスタの前記現アドレスが前記開始アドレスに一致したことに応答して前記検知トリガ信号を生成するように構成され、
前記フラグ比較回路の前記フラグ更新レジスタ回路は、前記プログラムコードの実行中において前記特殊機能レジスタ回路から前記接続装置を介して前記ビット列信号を前記状態値として受けるように構成される、
請求項６に記載されたエミュレーション回路。
【請求項８】
前記状態比較回路の前記第１期待値レジスタ回路は、特殊機能レジスタアドレス回路及び特殊機能レジスタデータ回路を含み、前記特殊機能レジスタアドレス回路及び前記特殊機能レジスタデータ回路は、それぞれ、前記特殊機能レジスタに係る基準アドレス及び前記基準アドレスに係る期待値データを前記基準値として格納するように構成され、
前記状態比較回路の前記状態値更新レジスタ回路は、ＳＦＲアドレス更新レジスタ及びＳＦＲデータ更新レジスタを含み、前記ＳＦＲアドレス更新レジスタ及び前記ＳＦＲデータ更新レジスタは、それぞれ、前記特殊機能レジスタ回路のＳＦＲアドレス及び前記ＳＦＲアドレスのＳＦＲデータを前記状態値として受けるように構成され、
前記状態比較回路は、前記ＳＦＲデータの少なくとも一部分と前記ＳＦＲアドレスとがそれぞれ前記基準アドレスと前記期待値データとに一致したことに応答して、前記検知トリガ信号を生成するように構成され、
前記フラグ比較回路の前記フラグ更新レジスタ回路は、前記プログラムコードの実行中において前記特殊機能レジスタ回路から前記接続装置を介して前記ビット列信号を前記状態値として受けるように構成される、
請求項６に記載されたエミュレーション回路。
【請求項９】
前記状態比較回路の前記第１期待値レジスタ回路は、１又は複数の期待値フラグレジスタを含み、前記期待値フラグレジスタは、前記特殊機能レジスタ回路の少なくとも一部に係る第１フラグの第１期待値データを前記基準値として格納するように構成され、
前記状態比較回路の前記状態値更新レジスタ回路は、第１フラグ更新レジスタを含み、前記第１フラグ更新レジスタは、前記特殊機能レジスタ回路から前記接続装置を介して前記第１フラグに係る１又は複数のＳＦＲビット列を受けるように構成され、
前記状態比較回路は、前記ＳＦＲビット列の少なくとも一部分が前記第１期待値データに一致したことに応答して前記検知トリガ信号を生成するように構成され、
前記フラグ比較回路の前記第２期待値レジスタ回路は、前記特殊機能レジスタの少なくとも一部に係る第２フラグの第２期待値データを前記期待値として格納するように構成され、
前記フラグ比較回路は、第２フラグ更新レジスタを含み、前記第２フラグ更新レジスタは、前記半導体装置から前記接続装置を介して前記ビット列信号を受け、
前記ビット列信号は、前記特殊機能レジスタ回路の前記第２フラグを含み、
前記特殊機能レジスタ回路は、前記第１フラグ及び前記第２フラグを互いに異なるフラグとして格納している、
請求項６に記載されたエミュレーション回路。
【請求項１０】
マイクロコンピュータを含む半導体装置に接続可能に構成された接続装置と、
デバッグ装置に接続可能に構成された入出力装置と、
請求項１から請求項９の何れか一項に記載されると共に前記接続装置及び前記入出力装置に接続されるエミュレーション回路と、
前記エミュレーション回路、前記接続装置、及び前記入出力装置を搭載する搭載部材と、
を備える、エミュレーション装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、エミュレーション回路、エミュレーション装置、プログラム開発ツール、プログラム、特殊機能レジスタの状態を監視する方法、及び半導体装置を製造する方法に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
特許文献１は、同一チップ上に複数のCPUを備えたマイクロコンピュータのためのプログラム開発環境を開示する。特許文献１は、メモリ領域の割り当てを開示し、メモリ領域は、その特定アドレスにSFR(Special Function Register)領域を備え、このSFR領域に、入出力ポート、タイマ機能といった周辺機能回路のための制御レジスタを配置する。
【先行技術文献】
【特許文献】
【０００３】
特開平7-98692号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
マイクロコンピュータに内蔵されたプログラムをデバッグするために、インサーキットエミュレータ又はオンチップデバッグエミュレータ（以下、「ＩＣＥ」として参照される）が用いられる。プログラムは、マイクロコンピュータに内蔵される周辺回路又はマイクロコンピュータの外部に接続される外部回路の状態に係る情報を得るために、特殊機能レジスタ（以下、「ＳＦＲ」と呼ぶ）といった制御レジスタのステータスフラグ（以下、「フラグ」と呼ぶ）にアクセスする。特殊機能レジスタの内容に係るデバッグは、例えばトレース機能及び／又はステップ実行機能を用いて行われ、これらはＩＣＥに搭載されている。
【０００５】
具体的には、ＳＦＲのフラグ値をチェックするプログラムのデバッグをＩＣＥを用いて行うとき、このプログラムを実行後にプログラムカウンタ及び／又はＳＦＲの内容といったトレース内容をダンプする。トレース内容のダンプ値と期待値との比較が、ＩＣＥのトレース機能を用いてＳＦＲのフラグ値が期待値に一致するまで行なわれる。この比較は、プログラムの完成又はデバッグ完了まで繰り返し行われる。
【０００６】
ＩＣＥ上においてトレース機能を利用できない場合（例えば、オンチップデバッグエミュレータを用いる場合）、デバッグは、チェック開始からＳＦＲのフラグ値が期待値と一致するまでのステップの実行を繰り返すことによって行われる。
【０００７】
しかしながら、ＳＦＲのフラグ値を期待値と比較するユーザアプリケーションプログラムのデバッグにおいて、トレース機能及びステップ実行機能に関して以下の課題があった。
【０００８】
トレース機能に関しては、ＳＦＲのフラグの内容は、その内容をプログラム（命令）が読み出すまでトレース結果に反映されない。これは、フラグが変化した正確なタイミングを把握することを煩雑にする。
【０００９】
ステップ実行機能に関しては、フラグ変化の正確なタイミングを把握するためには、プログラムを１命令ずつ実行すると共にその実行のステップ毎にＳＦＲの内容を確認することを必要とする。ステップ毎の実行及びＳＦＲ内容の確認は、煩雑である。
【００１０】
また、アプリケーションプログラムは、定期的にＳＦＲのフラグ値を期待値と比較するように構成されることがある。このアプリケーションプログラムは、予め設定された条件が満たされると発生する割込み処理ルーチンを含むことがある。しかしながら、割り込み発生による遅延及び比較抜けの発生の有無を確認するためには、上記トレース機能及びステップ実行機能に加えて新たな機能を必要とする。
（【００１１】以降は省略されています）

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