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公開番号2025133572
公報種別公開特許公報(A)
公開日2025-09-11
出願番号2024031602
出願日2024-03-01
発明の名称半導体装置の駆動回路および電力変換装置
出願人ミネベアパワーデバイス株式会社
代理人弁理士法人磯野国際特許商標事務所
主分類H02M 1/08 20060101AFI20250904BHJP(電力の発電,変換,配電)
要約【課題】半導体スイッチング素子のスイッチング損失を増大することなく破壊耐量を向上させて、低損失性能Eoffと高破壊耐量性能RBSOAを両立する。
【解決手段】半導体装置の駆動回路100は、ターンオフ時に、指令論理部110が駆動電圧より低いオフ電圧の指令を出した第1期間(Tdraw)後に、ゲート駆動装置120電圧をオフ電圧よりも大きい中間電圧(Vint_com)に第2期間(Tint)だけ上昇保持させるとともに、素子のゲート電圧(Vg)をオフ電圧よりも大きく閾値電圧(Vth)より小さい電圧(Vint)に一時的に上昇保持させ、第1期間(Tdraw)の終わりのタイミングが、ミラー期間の開始より遅く、かつ、ミラー期間の終わりより早く、第2期間(Tint)の終わりのタイミングが、素子がサージ電圧(Vsurge)を迎えるタイミングよりも遅いことを特徴とする。
【選択図】図4
特許請求の範囲【請求項１】
半導体スイッチング素子の駆動指令信号を指令する指令論理部と、前記指令論理部からの駆動指令信号に基づいて、前記半導体スイッチング素子のゲートを駆動するゲート駆動装置と、を備える半導体装置の駆動回路であって、
前記ゲート駆動装置は、
前記半導体スイッチング素子のターンオフ時に、前記指令論理部が駆動電圧より低いオフ電圧の指令を出した第１期間（Tdraw）後に、前記ゲート駆動装置の電圧をオフ電圧よりも大きい中間電圧（Vint_com）に第２期間（Tint）だけ上昇保持させるとともに、
前記半導体スイッチング素子のゲート電圧（Vg）を前記オフ電圧よりも大きく閾値電圧（Vth）より小さい電圧（Vint）に一時的に上昇保持させ、
前記第１期間（Tdraw）の終わりのタイミングが、ミラー期間の開始より遅く、かつ、前記ミラー期間の終わりより早く、
前記第２期間（Tint）の終わりのタイミングが、前記半導体スイッチング素子がサージ電圧（Vsurge）を迎えるタイミングよりも遅い
ことを特徴とする半導体装置の駆動回路。
続きを表示（約 2,000 文字）【請求項２】
前記ゲート駆動装置は、前記半導体スイッチング素子のターンオフ動作中に、前記ゲート電圧（Vg）を、次式に示す中間電圧（Vint_com）に制御する
TIFF
2025133572000004.tif
18
160
Vint_com：ゲート駆動装置の設計電圧
Vaux：補助電源電圧
Vm：負側電源電圧
Rgoff：負側電源と半導体スイッチング素子との間のゲート抵抗
Rgaux：補助電源と半導体スイッチング素子との間のゲート抵抗
ことを特徴とする請求項１に記載の半導体装置の駆動回路。
【請求項３】
前記半導体スイッチング素子は、IGBTを備えており、前記IGBTの耐圧および遮断電流（Ic）に応じて第２期間（Tint）の長さを可変化する
ことを特徴とする請求項１に記載の半導体装置の駆動回路。
【請求項４】
前記ゲート駆動装置は、
過電流を検知した場合、前記半導体スイッチング素子のターンオフ時に、前記指令論理部が駆動電圧より低いオフ電圧の指令を出した第１期間（Tdraw）後に、前記ゲート駆動装置の電圧をオフ電圧よりも大きい中間電圧（Vint_com）に第２期間（Tint）だけ上昇保持させるとともに、
前記半導体スイッチング素子のゲート電圧（Vg）を前記オフ電圧よりも大きく閾値電圧（Vth）より小さい電圧（Vint）に一時的に上昇保持させ、
前記第１期間（Tdraw）の終わりのタイミングが、ミラー期間の開始より遅く、かつ、前記ミラー期間の終わりより早く、
前記第２期間（Tint）の終わりのタイミングが、前記半導体スイッチング素子がサージ電圧（Vsurge）を迎えるタイミングよりも遅い
ことを特徴とする請求項１に記載の半導体装置の駆動回路。
【請求項５】
前記ゲート駆動装置は、
過電流を検知した場合、オフ側ゲート抵抗の抵抗値（Rgoff）を増加する
ことを特徴とする請求項２に記載の半導体装置の駆動回路。
【請求項６】
前記ゲート駆動装置は、
過電流を検知した場合、ゲート電圧を多段階に切り替えてオフする
ことを特徴とする請求項１に記載の半導体装置の駆動回路。
【請求項７】
前記ゲート駆動装置は、
過電流を検知した場合、コレクタ－エミッタ電圧Vce の変曲点を、dV/dtが所定値を下回ることで検知する
ことを特徴とする請求項１に記載の半導体装置の駆動回路。
【請求項８】
２つのゲートを有するデュアルゲートIGBTを駆動制御するゲート駆動装置を備える半導体装置の駆動回路であって、
前記ゲート駆動装置は、
第２ゲート（Gs）のオフに先行して第１ゲート（Gc）をオフする準備期間（Tpre_off）を有し、前記第１ゲートが先行してオフした一定期間後（Tdraw）に、前記第１ゲートのゲート電圧をオフ電圧よりも大きい中間電圧（Vint_com）に一定期間（Tint）だけ上昇保持させるとともに、
IGBTの第１ゲート電圧（Vgc）をオフ電圧よりも大きく閾値電圧（Vth）より小さい電圧（Vint）に一時的に上昇保持させ、当該一時的に上昇保持した一定期間（Tdraw）の長さが準備期間（Tpre_off）よりも短い
ことを特徴とする半導体装置の駆動回路。
【請求項９】
半導体スイッチング素子の駆動指令信号を指令する指令論理部を備え、
前記ゲート駆動装置は、
前記半導体スイッチング素子のターンオフ時に、前記指令論理部が駆動電圧より低いオフ電圧の指令を出した第１期間（Tdraw）後に、前記ゲート駆動装置の電圧をオフ電圧よりも大きい中間電圧（Vint_com）に第２期間（Tint）だけ上昇保持させるとともに、
前記半導体スイッチング素子の第２ゲート電圧（Vgs）を前記オフ電圧よりも大きく閾値電圧（Vth）より小さい電圧（Vint）に一時的に上昇保持させ、前記第１期間（Tdraw）の終わりのタイミングが、ミラー期間の開始より遅く、かつ、前記ミラー期間の終わりより早く、前記第２期間（Tint）の終わりのタイミングが、前記半導体スイッチング素子がサージ電圧（Vsurge）を迎えるタイミングよりも遅い
ゲート駆動を動作させる
ことを特徴とする請求項８に記載の半導体装置の駆動回路。
【請求項１０】
請求項１から請求項９までのいずれか一項に記載の半導体装置の駆動回路を有することを特徴とする電力変換装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置の駆動回路および電力変換装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
脱炭素社会の実現に向けた世界的な潮流により、電気自動車（EV）、電力グリッド、鉄道で堅調に市場が成長している。上記アプリケーションには、直流電源より供給された直流電力を基に交流電流を出力して、電動機を駆動する電力変換装置が用いられる。電力変換装置のキーコンポーネントとして、半導体スイッチング素子とそれを駆動するゲート駆動回路がある。
半導体スイッチング素子の一つであるIGBT（Insulated Gate Bipolar Transistor）には、高電流密度化とともに、自身に流れる大きな電流を素子が破壊することなく遮断できる高い耐量が要求される。IGBTの高電流密度化に伴い、IGBTがターンオフする際の耐量が低下することが問題となっている。
【０００３】
この問題に対し、IGBT自身の高破壊耐量化に加え、IGBTを駆動するゲート駆動方式やゲート回路による高破壊耐量化の手法が存在する。例えば、特許文献１、２、および３に示すような、ターンオフ時にゲートの電圧や電流を制御することでソフトな遮断を実行する手法が存在する。
【０００４】
特許文献１は、半導体素子のターンオフ時にゲート電圧を再度閾値電圧以上に持ち上げることで素子の振動を防止する方法について記載している。
【０００５】
特許文献２は、半導体素子のターンオフ時にゲート電流を適切に制御することでサージ電圧を抑制する方法について記載している。
【０００６】
特許文献３は、半導体素子のターンオフ時にゲート電流を適切に制御することでサージ電圧を抑制する方法について記載している。
【０００７】
IGBTにおける遮断耐量向上と損失低減について説明する。
図１３は、サイドゲート型IGBTの断面図である。
サイドゲート型IGBT１０は、コレクタ電極１１、p型コレクタ層１２、n-ドリフト層１３、pベース層１４、n+エミッタ層１５、ゲート電極１６、ゲート酸化膜（層間絶縁膜）１７、エミッタ電極１８、およびゲート電極端子１９を備える。
サイドゲート型IGBT１０は、エミッタ電極１８の両側にゲート電極１６を設けた構造をしている。
【０００８】
図１４は、図１３に示すサイドゲート型IGBT１０（以下、IGBT１０という）のゲートが負の時のターンオフにおける効果を示す図である。
図１４において、IGBT１０がオンしているとき、ゲート電極１６には閾値電圧（Vth）以上のゲート電圧（Vg）が印加されており、ターンオフの際にはゲート電圧（Vg）を閾値電圧（Vth）以下にすることでIGBT１０はターンオフする。
この時、Vgを負にバイアスすることでキャリアの引き抜きスピードが向上し、ターンオフ損失（Eoff）が低減するだけでなく、ノイズ等によるIGBT再オンに対する冗長性が確保される。
【０００９】
しかしながら、ターンオフを高速化するためにゲート抵抗（Rg）を小さくし、Vgが負にバイアスされるスピードを速くすると、デバイス内部に蓄積されたホール（蓄積ホール２０）が排出されるよりも早くVgが負にバイアスされてしまう。
ゲートが負バイアスされると、図１４に示すように、ゲート電極１６の下にホールの蓄積層２１（図１４のハッチング参照）が形成される。この状態でホールが排出されると、IGBT１０を流れる電流はこのホール蓄積層２１の形成される領域へと集中するため、当該領域の電界強度と電流密度が高まり、ダイナミックアバランシェを誘起する（図１４の符号ａ参照）。ダイナミックアバランシェが誘起すると、生成したアバランシェ電流によってn+エミッタ層１５下のpベース層１４を流れる電流（図１４の矢印ｂ参照）が増加して、寄生npnトランジスタ２２（図１４の破線囲み参照）を動作させる。これにより、IGBT１０がラッチアップ破壊する。すなわち、IGBT破壊耐量が低下する。まとめると、下記である。
【００１０】
アバランシェ電流がn+エミッタ層１５下のpベース層１４を流れる際の電圧降下で決まるＡ点の電位）＞（pベース－n+エミッタからなるpn接合の内蔵電位）になると寄生npnトランジスタ２２がオンする。
（【００１１】以降は省略されています）

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