特許ウォッチ

公開番号2025121639
公報種別公開特許公報(A)
公開日2025-08-20
出願番号2024017206
出願日2024-02-07
発明の名称量子デバイスの製造方法
出願人富士通株式会社
代理人個人
主分類H01L 21/60 20060101AFI20250813BHJP(基本的電気素子)
要約【課題】量子ビットチップの特性の変化を抑制する量子デバイスの製造方法を提供すること。
【解決手段】量子デバイスの製造方法は、インターポーザ20(第1基板)に第1バンプ32を用いて量子ビットチップ30を搭載する工程と、量子ビットチップ30を搭載した後、平面視において量子ビットチップ30に重ならない位置に設けられた第2バンプ22を局所的に加熱することで、インターポーザ20をプリント基板10(第2基板)に搭載する工程と、を備え、平面視において量子ビットチップ30と重なる位置のインターポーザ20とプリント基板10の間には、インターポーザ20とプリント基板10を接合する接合部材は設けられない。
【選択図】図3

特許請求の範囲【請求項１】
第１基板に第１バンプを用いて量子ビットチップを搭載する工程と、
前記量子ビットチップを搭載した後、平面視において前記量子ビットチップに重ならない位置に設けられた第２バンプを局所的に加熱することで前記第１基板を第２基板に搭載する工程と、
を備え、
平面視において前記量子ビットチップと重なる位置の前記第１基板と前記第２基板の間には、前記第１基板と前記第２基板を接合する接合部材は設けられないことを特徴とする量子デバイスの製造方法。
続きを表示（約 1,000 文字）【請求項２】
前記第１基板に前記量子ビットチップを覆う覆い部を配置する工程を備え、
前記第１基板を搭載する工程は、前記覆い部を配置した後に前記第２バンプを局所的に加熱することで前記第１基板を前記第２基板に搭載することを特徴とする請求項１に記載の量子デバイスの製造方法。
【請求項３】
前記第１基板に放熱部材を配置する工程を備え、
前記第１基板を搭載する工程は、前記放熱部材を配置した後に前記第２バンプを局所的に加熱することで前記第１基板を前記第２基板に搭載することを特徴とする請求項１または２に記載の量子デバイスの製造方法。
【請求項４】
前記放熱部材は、放熱フィンであることを特徴とする請求項３に記載の量子デバイスの製造方法。
【請求項５】
前記放熱部材は、前記第１基板と放熱ステージとの間に配置された熱伝導部材であることを特徴とする請求項３に記載の量子デバイスの製造方法。
【請求項６】
前記放熱部材は、平面視において前記第２バンプと前記量子ビットチップの間に位置して前記第１基板に配置されることを特徴とする請求項３に記載の量子デバイスの製造方法。
【請求項７】
前記第１基板を搭載する工程は、低熱伝導部が間に挟まれるように前記第２基板を前記放熱ステージに配置した後に前記第２バンプを局所的に加熱することで前記第１基板を前記第２基板に搭載することを特徴とする請求項５に記載の量子デバイスの製造方法。
【請求項８】
前記放熱部材は、前記第１基板との間に熱伝導性樹脂膜を挟んで前記第１基板に配置されることを特徴とする請求項３に記載の量子デバイスの製造方法。
【請求項９】
前記第１バンプは、インジウムバンプ、金バンプ、又は銅バンプであり、
前記第２バンプは、はんだバンプであることを特徴とする請求項１または２に記載の量子デバイスの製造方法。
【請求項１０】
前記量子ビットチップを搭載する工程は、複数の前記第１基板に跨るように前記量子ビットチップを搭載し、
前記第１基板を搭載する工程は、前記複数の第１基板を前記第２基板に搭載することを特徴とする請求項１または２に記載の量子デバイスの製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、量子デバイスの製造方法に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
半導体素子又は量子ビット素子が形成された基板をはんだバンプを用いて他の基板に搭載する構成が知られている（例えば特許文献１、２）。また、量子ビットチップがインターポーザ等の第１基板に第１バンプを用いて搭載され、第１基板がプリント基板等の第２基板に第２バンプを用いて搭載された量子デバイスが知られている（例えば特許文献３－５）。
【先行技術文献】
【特許文献】
【０００３】
特開２００６－３１０６２２号公報
米国特許出願公開第２００９／０１７３９３６号明細書
特表２０２２－５１９４４３号公報
米国特許出願公開第２０１８／００１３０５２号明細書
特開２０２３－６９７９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
量子ビットチップが第１基板に搭載され、第１基板が第２基板に搭載された構成は、量子ビットチップを第１基板に第１バンプを用いて搭載した後に、第１基板を第２基板に第２バンプを用いて搭載することが望ましい。これは、先に第１基板を第２基板に搭載すると、第１基板と第２基板の線膨張係数の差によって第１基板及び第２基板に反りが発生し、量子ビットチップを第１基板に高い位置精度で搭載することが難しくなるためである。
【０００５】
第２バンプを用いて第１基板を第２基板に搭載する工程は、第２バンプを加熱することで行われる。例えば量子ビットチップが搭載された第１基板と第２基板とを加熱炉に導入して第２バンプを加熱することで、第１基板を第２基板に搭載することが行われる。しかしながら、加熱炉を用いて第２バンプを加熱すると、第１基板に搭載された量子ビットチップも加熱炉によって加熱されて温度が高くなる。量子ビットチップは、温度が高くなると特性に変化が生じてしまう。
【０００６】
１つの側面では、量子ビットチップの特性の変化を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
１つの態様では、第１基板に第１バンプを用いて量子ビットチップを搭載する工程と、前記量子ビットチップを搭載した後、平面視において前記量子ビットチップに重ならない位置に設けられた第２バンプを局所的に加熱することで前記第１基板を第２基板に搭載する工程と、を備え、平面視において前記量子ビットチップと重なる位置の前記第１基板と前記第２基板の間には、前記第１基板と前記第２基板を接合する接合部材は設けられないことを特徴とする量子デバイスの製造方法である。
【発明の効果】
【０００８】
１つの側面として、量子ビットチップの特性の変化を抑制することができる。
【図面の簡単な説明】
【０００９】
図１（ａ）は、実施例１に係る量子デバイスの平面図、図１（ｂ）は、図１（ａ）のＡ－Ａ断面図である。
図２（ａ）は、量子ビットチップに備わる量子ビット素子の平面図、図２（ｂ）は、ジョセフソン接合素子の平面図、図２（ｃ）は、図２（ｂ）のＡ－Ａ断面図である。
図３（ａ）から図３（ｃ）は、実施例１に係る量子デバイスの製造方法を示す断面図である。
図４（ａ）は、実施例２に係る量子デバイスの平面図、図４（ｂ）は、図４（ａ）のＡ－Ａ断面図である。
図５（ａ）から図５（ｄ）は、実施例２に係る量子デバイスの製造方法を示す図（その１）である。
図６（ａ）から図６（ｄ）は、実施例２に係る量子デバイスの製造方法を示す図（その２）である。
図７は、放熱フィン及び熱伝導部材の他の配置例を示す断面図である。
図８（ａ）は、実施例３に係る量子デバイスの平面図、図８（ｂ）は、図８（ａ）のＡ－Ａ断面図である。
９（ａ）から図９（ｄ）は、実施例３に係る量子デバイスの製造方法を示す図（その１）である。
１０（ａ）から図１０（ｄ）は、実施例３に係る量子デバイスの製造方法を示す図（その２）である。
図１１（ａ）及び図１１（ｂ）は、インターポーザの外形と反り量について示す断面図である。
図１２（ａ）は、実施例４に係る量子デバイスの製造方法を示す平面図、図１２（ｂ）は、図１２（ａ）のＡ－Ａ断面図である。
図１３（ａ）は、実施例５に係る量子デバイスの平面図、図１３（ｂ）は、実施例５の変形例に係る量子デバイスの平面図である。
図１４は、実施例６に係る量子デバイスの断面図である。
図１５（ａ）から図１５（ｄ）は、実施例６に係る量子デバイスの製造方法を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照し、本発明の実施例について説明する。
【実施例】
（【００１１】以降は省略されています）

関連特許