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公開番号2025083169
公報種別公開特許公報(A)
公開日2025-05-30
出願番号2023196912
出願日2023-11-20
発明の名称半導体装置
出願人三菱電機株式会社
代理人弁理士法人高田・高橋国際特許事務所
主分類H10D 12/00 20250101AFI20250523BHJP()
要約【課題】本開示は下部電極とコンタクトビアとの接合マージンを確保しながら、上部電極と下部電極とのショートを防ぐことができる半導体装置を提供することを目的とする。
【解決手段】半導体装置は、半導体基板と、半導体基板の表面からドリフト層まで達する溝の内壁に形成されたゲート絶縁膜と、溝の内部においてゲート絶縁膜の上に形成されたゲートトレンチ及び引き上げ電極と、層間絶縁膜と、エミッタ電極とを備える。ゲートトレンチは、下部電極と、下部電極の上に中間絶縁膜を介して形成された上部電極とを有する。引き上げ電極は、層間絶縁膜を貫通するコンタクトビアを介してエミッタ電極に接続された第一引き上げ電極と、平面視で溝が延在する方向において第一引き上げ電極とゲートトレンチとの間に配置された第二引き上げ電極とを有する。平面視において第二引き上げ電極は第一引き上げ電極よりも幅の狭い幅狭部を有する。
【選択図】図2
特許請求の範囲【請求項１】
第一導電型のドリフト層と、前記ドリフト層の上に形成された第二導電型のベース層と、前記ベース層の上層部に形成された第一導電型のエミッタ領域とを有する半導体基板と、
前記半導体基板の表面から前記エミッタ領域及び前記ベース層を貫通して前記ドリフト層まで達する溝の内壁に形成されたゲート絶縁膜と、
前記溝の内部において前記ゲート絶縁膜の上に形成されたゲートトレンチ及び引き上げ電極と、
前記ゲートトレンチ及び前記引き上げ電極の上に形成された層間絶縁膜と、
前記半導体基板及び前記層間絶縁膜の上に形成され、前記エミッタ領域及び前記ベース層に接続されたエミッタ電極と、
を備え、
前記ゲートトレンチは、前記溝の内部に形成された下部電極と、前記溝の内部において前記下部電極の上に中間絶縁膜を介して形成された上部電極とを有し、
前記引き上げ電極は、前記下部電極を前記エミッタ電極に接続し、前記中間絶縁膜により前記上部電極と絶縁され、
前記引き上げ電極は、前記層間絶縁膜を貫通するコンタクトビアを介して前記エミッタ電極に接続された第一引き上げ電極と、平面視で前記溝が延在する方向において前記第一引き上げ電極と前記ゲートトレンチとの間に配置された第二引き上げ電極とを有し、
平面視において前記第二引き上げ電極は前記第一引き上げ電極よりも幅の狭い幅狭部を有する半導体装置。
続きを表示（約 730 文字）【請求項２】
前記ゲートトレンチを複数備え、
前記ゲートトレンチは前記第二引き上げ電極を介して前記第一引き上げ電極に接続される、請求項１に記載の半導体装置。
【請求項３】
前記引き上げ電極は、前記溝の終端部に形成される、請求項１または２に記載の半導体装置。
【請求項４】
前記第二引き上げ電極は、前記第一引き上げ電極に接続された前記幅狭部と、前記中間絶縁膜を介して前記ゲートトレンチに接続され平面視において前記幅狭部よりも幅の広い幅広部とを含む、請求項１または２に記載の半導体装置。
【請求項５】
前記第二引き上げ電極は、前記幅狭部と、平面視において前記幅狭部と前記第一引き上げ電極の間を傾斜または曲線で接続する接続部とを含む、請求項１または２に記載の半導体装置。
【請求項６】
前記ゲートトレンチは、平面視において前記第一引き上げ電極または前記第二引き上げ電極の前記幅狭部に等しい幅を有する、請求項１に記載の半導体装置。
【請求項７】
前記ゲートトレンチは、平面視において平行に並べられた２つの平行ゲートトレンチを含み、
前記平行ゲートトレンチは前記平行ゲートトレンチの間に形成された前記引き上げ電極に前記ゲートトレンチを介して接続される、請求項１に記載の半導体装置。
【請求項８】
前記引き上げ電極には平面視において互いに平行な複数の前記ゲートトレンチが接続される、請求項７に記載の半導体装置。
【請求項９】
前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１または２に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
特許文献１には、二層構造のトレンチゲート構造を有する半導体装置が開示されている。そこでは、ゲートトレンチの長手方向の両端部において、シールド電極としての下部電極が、ゲート電極としての上部電極よりも外側まで延設され、ｎ
－
型ドリフト層の表面まで引き上げられている。特許文献１では、ｎ
－
型ドリフト層まで引き上げられた下部電極と上部電極の境界部において、ゲートトレンチが幅広にされる。これにより、該境界部に存在する中間絶縁膜の厚みを、ゲートトレンチの入口側だけでなく底部側においても十分に厚く形成できる。これにより、下部電極と上部電極を絶縁する中間絶縁膜の絶縁耐圧を確保することが可能となる。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１５８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ｎ
－
型ドリフト層の表面まで引き上げられた下部電極は、コンタクトビアに接触させられることでエミッタ電位の引き上げ電極とされる。下部電極とコンタクトビアとの接合マージンを確保するためには、引き上げ電極の幅は広いことが望ましい。
【０００５】
しかしながら、上述の方法では引き上げ電極の幅が狭い。
【０００６】
引き上げ電極の幅を単純に広くすることでも上述の接合マージンの確保は可能である。しかしながら、その場合は引き上げ電極に対して下部電極を成膜する際の、材料の埋め込み性が問題となる。これは材料を埋め込む溝の幅が広いほど成膜状態が悪化することに起因する問題である。引き上げ電極の幅を広くして下部電極の成膜状態が悪化することにより、本来はエッチングにより除去できるはずの上部電極が意図せず引き上げ電極内に残る懸念がある。引き上げ電極内に残った上部電極がエミッタ電位に帯電し、その状態でゲートトレンチ内の上部電極と接触した場合は、上部電極と下部電極がショートする。
【０００７】
本開示は上述の問題を解決するため、下部電極とコンタクトビアとの接合マージンを確保しながら、上部電極と下部電極とのショートを防ぐことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示の態様は、
第一導電型のドリフト層と、前記ドリフト層の上に形成された第二導電型のベース層と、前記ベース層の上層部に形成された第一導電型のエミッタ領域とを有する半導体基板と、
前記半導体基板の表面から前記エミッタ領域及び前記ベース層を貫通して前記ドリフト層まで達する溝の内壁に形成されたゲート絶縁膜と、
前記溝の内部において前記ゲート絶縁膜の上に形成されたゲートトレンチ及び引き上げ電極と、
前記ゲートトレンチ及び前記引き上げ電極の上に形成された層間絶縁膜と、
前記半導体基板及び前記層間絶縁膜の上に形成され、前記エミッタ領域及び前記ベース層に接続されたエミッタ電極と、
を備え、
前記ゲートトレンチは、前記溝の内部に形成された下部電極と、前記溝の内部において前記下部電極の上に中間絶縁膜を介して形成された上部電極とを有し、
前記引き上げ電極は、前記下部電極を前記エミッタ電極に接続し、前記中間絶縁膜により前記上部電極と絶縁され、
前記引き上げ電極は、前記層間絶縁膜を貫通するコンタクトビアを介して前記エミッタ電極に接続された第一引き上げ電極と、平面視で前記溝が延在する方向において前記第一引き上げ電極と前記ゲートトレンチとの間に配置された第二引き上げ電極とを有し、
平面視において前記第二引き上げ電極は前記第一引き上げ電極よりも幅の狭い幅狭部を有する半導体装置であることが好ましい。
【発明の効果】
【０００９】
本開示の態様によれば、幅広の第一引き上げ電極において下部電極をコンタクトビアに接続する。また第一引き上げ電極とゲートトレンチとの間に幅狭の第二引き上げ電極を配置することで、引き上げ電極の両端においては下部電極の埋め込み不良を回避することができる。これにより下部電極とコンタクトビアとの接合マージンを確保しながら、上部電極と下部電極とのショートを防ぐことができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
本開示の実施の形態１に係る、半導体装置の平面図である。
図１の拡大図である。
本開示の実施の形態１に係るゲートトレンチの断面図であり、図２のａ－ａ断面図である。
図２のｂ－ｂ断面図であり、引き上げ電極の長手方向の断面図である。
図２のｃ－ｃ断面図であり、第一引き上げ電極の短手方向の断面図である。
本開示の実施の形態１の変形例に係る半導体装置の平面図である。
本開示の実施の形態１の変形例に係る半導体装置の平面図である。
本開示の実施の形態１の変形例に係る半導体装置の平面図である。
本開示の実施の形態２に係る、半導体装置の平面図である。
図９のｄ－ｄ断面図である。
本開示の実施の形態２の変形例に係る半導体装置の平面図である。
本開示の実施の形態２の変形例に係る半導体装置の平面図である。
本開示の実施の形態３に係る、半導体装置の平面図である。
本開示の実施の形態３の変形例に係る半導体装置の平面図である。
本開示の実施の形態４に係る、半導体装置の平面図である。
本開示の実施の形態４の変形例に係る半導体装置の平面図である。
本開示の実施の形態５に係る半導体装置の平面図である。
図１８は図１７の拡大図である。
本開示の実施の形態５の変形例に係る半導体装置の平面図である。
本開示の比較例に係る第一引き上げ電極に成膜された下部電極を示す図である。
本開示の比較例に係る第一引き上げ電極に残った上部電極を示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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