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公開番号2024157941
公報種別公開特許公報(A)
公開日2024-11-08
出願番号2023072621
出願日2023-04-26
発明の名称炭化珪素半導体装置
出願人株式会社デンソー
代理人弁理士法人ゆうあい特許事務所
主分類H01L 29/78 20060101AFI20241031BHJP(基本的電気素子)
要約【課題】耐量の律速場所にかかわらずスイッチング耐量を向上できるSiC半導体装置を提供する。
【解決手段】トレンチゲート構造の半導体素子が形成されるSiC半導体装置において、セル領域1に、n型のJFET層14とp型の第1ディープ層15とを形成する。そして、セル領域1の外周に位置する繋ぎ部2bにおいて、JFET層14におけるセル領域1の外周側の終端位置となる外周終端位置Poがゲート配線26におけるセル領域1側の終端位置となる内周終端位置Piよりもセル領域1側に位置するように配置する。
【選択図】図4
特許請求の範囲【請求項１】
トレンチゲート構造の半導体素子が形成されたセル領域（１）と、前記セル領域を囲む外周に、外周耐圧構造（１６）を構成する外周耐圧構造部（２ａ）および前記外周耐圧構造部と前記セル領域との間に位置する繋ぎ部（２ｂ）が備えられた外周領域（２）と、を有する炭化珪素半導体装置であって、
第１導電型または第２導電型の炭化珪素で構成された基板（１１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１３）と、を有し、
前記セル領域には、
前記第１不純物領域の表層部に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなるＪＦＥＴ層（１４）と、
前記第１不純物領域の表層部に形成され、前記基板の面方向において前記ＪＦＥＴ層と交互に配置された第２導電型の炭化珪素からなるディープ層（１５）と、
前記ＪＦＥＴ層および前記ディープ層上に形成された第２導電型の炭化珪素からなるベース層（１８）と、
前記ベース層よりも深く一方向を長手方向として複数本並べられたゲートトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記ゲートトレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、
前記ベース層の表層部において前記トレンチゲート構造と接して形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第２不純物領域（１９）と、
前記第２不純物領域および前記ベース層に電気的に接続される第１電極（２５）と、
前記基板の裏面側に配置され、前記基板と電気的に接続される第２電極（２８）と、を有した前記半導体素子が構成され、
前記繋ぎ部には、
前記セル領域から延設されており、前記第１不純物領域の上に形成された前記ゲート絶縁膜と、
前記セル領域から延設されており、前記ゲート絶縁膜の上に配置された前記ゲート電極と、
前記ゲート電極に接続されたゲート配線（２６）と、が備えられ、
前記ＪＦＥＴ層における前記セル領域の外周側の終端位置となる外周終端位置（Ｐｏ）が前記ゲート配線における前記セル領域側の終端位置となる内周終端位置（Ｐｉ）よりも前記セル領域側とされている、炭化珪素半導体装置。
続きを表示（約 2,300 文字）【請求項２】
前記ＪＦＥＴ層は、前記セル領域にのみ形成されている、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記基板の表面に対する法線方向において、前記ＪＦＥＴ層を形成するためのイオン注入層の形成範囲と前記第２不純物領域を形成するためのイオン注入層の形成範囲が揃っている、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記基板の表面に対する法線方向において、前記ＪＦＥＴ層を形成するためのイオン注入層の形成範囲と前記第２不純物領域を形成するためのイオン注入層の形成範囲、および、前記ベース層を形成するためのイオン注入層の形成範囲が揃っている、請求項１または２に記載の炭化珪素半導体装置。
【請求項５】
トレンチゲート構造の半導体素子が形成されたセル領域（１）と、前記セル領域を囲む外周に、外周耐圧構造（１６）を構成する外周耐圧構造部（２ａ）および前記外周耐圧構造部と前記セル領域との間に位置する繋ぎ部（２ｂ）が備えられた外周領域（２）と、を有する炭化珪素半導体装置であって、
第１導電型または第２導電型の炭化珪素で構成された基板（１１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１３）と、を有し、
前記セル領域には、
前記第１不純物領域の表層部に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなるＪＦＥＴ層（１４）と、
前記第１不純物領域の表層部に形成され、前記基板の面方向において前記ＪＦＥＴ層と交互に配置された第２導電型の炭化珪素からなるディープ層（１５）と、
前記ＪＦＥＴ層および前記ディープ層上に形成された第２導電型の炭化珪素からなるベース層（１８）と、
前記ベース層よりも深く一方向を長手方向として複数本並べられたゲートトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記ゲートトレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、
前記ベース層の表層部において前記トレンチゲート構造と接して形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第２不純物領域（１９）と、
前記第２不純物領域および前記ベース層に電気的に接続される第１電極（２５）と、
前記基板の裏面側に配置され、前記基板と電気的に接続される第２電極（２８）と、を有した前記半導体素子が構成され、
前記繋ぎ部には、
前記セル領域から延設されており、前記第１不純物領域の上に形成された前記ゲート絶縁膜と、
前記セル領域から延設されており、前記ゲート絶縁膜の上に配置された前記ゲート電極と、
前記ゲート電極に接続されたゲート配線（２６）と、が備えられ、
前記ＪＦＥＴ層は、前記セル領域および前記繋ぎ部のうちの前記セル領域側にのみ形成されている、炭化珪素半導体装置。
【請求項６】
トレンチゲート構造の半導体素子が形成されたセル領域（１）と、前記セル領域を囲む外周に、外周耐圧構造（１６）を構成する外周耐圧構造部（２ａ）および前記外周耐圧構造部と前記セル領域との間に位置する繋ぎ部（２ｂ）が備えられた外周領域（２）と、を有する炭化珪素半導体装置であって、
第１導電型または第２導電型の炭化珪素で構成された基板（１１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１３）と、を有し、
前記セル領域には、
前記第１不純物領域の表層部に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなるＪＦＥＴ層（１４）と、
前記第１不純物領域の表層部に形成され、前記基板の面方向において前記ＪＦＥＴ層と交互に配置された第２導電型の炭化珪素からなるディープ層（１５）と、
前記ＪＦＥＴ層および前記ディープ層上に形成された第２導電型の炭化珪素からなるベース層（１８）と、
前記ベース層よりも深く一方向を長手方向として複数本並べられたゲートトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記ゲートトレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、
前記ベース層の表層部において前記トレンチゲート構造と接して形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第２不純物領域（１９）と、
前記第２不純物領域および前記ベース層に電気的に接続される第１電極（２５）と、
前記基板の裏面側に配置され、前記基板と電気的に接続される第２電極（２８）と、を有した前記半導体素子が構成され、
前記繋ぎ部には、
前記セル領域から延設されており、前記第１不純物領域の上に形成された前記ゲート絶縁膜と、
前記セル領域から延設されており、前記ゲート絶縁膜の上に配置された前記ゲート電極と、
前記ゲート電極に接続されたゲート配線（２６）と、が備えられ、
前記ＪＦＥＴ層は、前記繋ぎ部にも形成されており、該ＪＦＥＴ層のうち前記ゲート配線における前記セル領域側の終端位置となる内周終端位置（Ｐｉ）よりも外側の部分は、第１導電型不純物濃度が前記第１不純物領域以下になっている、炭化珪素半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、トレンチゲート構造の半導体素子を有する炭化珪素（以下では、ＳｉＣともいう）半導体装置に関するものである。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
トレンチゲート構造のＭＯＳＦＥＴを有するＳｉＣ半導体装置では、ＭＯＳＦＥＴが形成されたセル領域の外周までゲート絶縁膜が延設されるとともにその上にフィールド酸化膜が配置される。そして、セル領域に備えられたＭＯＳＦＥＴのゲート電極がセル領域の外周まで配置されたゲート絶縁膜やフィールド絶縁膜上まで延設され、ゲート配線に接続される。
このように構成されるＳｉＣ半導体装置では、高速スイッチング時に変位電流が流れることによってゲート絶縁膜などの薄い絶縁膜が破壊され易い。このため、特許文献１では、セル領域のソースコンタクトからゲート絶縁膜とフィールド絶縁膜との境界部となる段差部までの距離を短く設定することで電流経路の距離が短くなるようにしている。これにより、電流経路抵抗が低下し、変位電流に起因するゲート絶縁膜の破壊が抑制されて、スイッチング耐量を向上させられる。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－５７８５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の構造では、フィールド酸化膜の段差部以外の箇所でＳｉＣ半導体装置の耐量が律速している場合には、特許文献１の構成としても電流経路抵抗を下げるという効果が得られず、スイッチング耐量を向上させられない。
【０００５】
本開示は、耐量の律速場所にかかわらずスイッチング耐量を向上できるＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の１つの観点は、トレンチゲート構造の半導体素子が形成されたセル領域（１）と、セル領域を囲む外周に、外周耐圧構造（１６）を構成する外周耐圧構造部（２ａ）および外周耐圧構造部とセル領域との間に位置する繋ぎ部（２ｂ）が備えられた外周領域（２）と、を有するＳｉＣ半導体装置であって、第１導電型または第２導電型のＳｉＣで構成された基板（１１）と、基板の表面上に形成され、基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１３）と、を有している。セル領域には、第１不純物領域の表層部に形成され、第１不純物領域よりも高不純物濃度とされた第１導電型のＳｉＣからなるＪＦＥＴ層（１４）と、第１不純物領域の表層部に形成され、基板の面方向においてＪＦＥＴ層と交互に配置された第２導電型のＳｉＣからなるディープ層（１５）と、ＪＦＥＴ層およびディープ層上に形成された第２導電型のＳｉＣからなるベース層（１８）と、ベース層よりも深く一方向を長手方向として複数本並べられたゲートトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、ゲートトレンチ内において、ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、ベース層の表層部においてトレンチゲート構造と接して形成され、第１不純物領域よりも高不純物濃度とされた第１導電型のＳｉＣからなる第２不純物領域（１９）と、第２不純物領域およびベース層に電気的に接続される第１電極（２５）と、基板の裏面側に配置され、基板と電気的に接続される第２電極（２８）と、を有した半導体素子が構成されている。また、繋ぎ部には、セル領域から延設されており、第１不純物領域の上に形成されたゲート絶縁膜と、セル領域から延設されており、ゲート絶縁膜の上に配置されたゲート電極と、ゲート電極に接続されたゲート配線（２６）と、が備えられている。そして、ＪＦＥＴ層におけるセル領域の外周側の終端位置となる外周終端位置（Ｐｏ）がゲート配線におけるセル領域側の終端位置となる内周終端位置（Ｐｉ）よりもセル領域側とされている。
【０００７】
このように、特に、ゲート配線の下方ではゲート絶縁膜にかかる電界が大きくなりやすいが、その部分において、ＪＦＥＴ層が形成されないようにし、ＪＦＥＴ層の外周終端位置がゲート配線の内周終端位置よりセル領域側となるようにしている。このような構造とされているため、ｐｎ接合を構成するｐ型層とｎ型層の不純物濃度が小さくなり、スイッチングの際の電圧急増時に発生する変位電流を小さくできる。したがって、変位電流に起因する電界集中が緩和され、ゲート絶縁膜の破壊を抑制できて、スイッチング耐量を向上させられる。そして、耐量の律速場所にかかわらず、この効果を得ることができる。よって、耐量の律速場所にかかわらずスイッチング耐量を向上できるＳｉＣ半導体装置とすることが可能となる。
【０００８】
本開示の第２の観点では、ＪＦＥＴ層は、セル領域および繋ぎ部のうちのセル領域側にのみ形成されている。
【０００９】
このように、セル領域および繋ぎ部のうちのセル領域側にはＪＦＥＴ層を形成しているが、その外側にはＪＦＥＴ層が形成されていない構造になっている。このため、繋ぎ部のうちの外縁側の部分のｐｎ接合は低濃度層とディープ層とによって構成されることになる。このため、第１の観点の効果を得ることができる。
【００１０】
本開示の第３の観点では、ＪＦＥＴ層は、繋ぎ部にも形成されており、該ＪＦＥＴ層のうちゲート配線におけるセル領域側の終端位置となる内周終端位置よりも外側の部分は、第１導電型不純物濃度が第１不純物領域以下になっている。
（【００１１】以降は省略されています）

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