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公開番号2024140946
公報種別公開特許公報(A)
公開日2024-10-10
出願番号2023052332
出願日2023-03-28
発明の名称スイッチング回路
出願人株式会社ダイヘン
代理人弁理士法人酒井国際特許事務所
主分類H02M 3/155 20060101AFI20241003BHJP(電力の発電,変換,配電)
要約【課題】直列接続のスイッチング素子におけるVdsを測定することなく各スイッチング素子の電圧をバランスされた状態に制御する。
【解決手段】スイッチング回路1は、直流電圧源10と、直流電圧源10の高電位側端子11に接続されたインダクタ30と、複数のスイッチング素子が直列に接続されたスイッチング部20と、少なくとも1つのダイオードで構成された導通部40と、各スイッチング素Q1,Q2のターンONおよびターンOFFの制御を行う制御部80とを有し、制御部80は、出力電圧が設定値となるように、各スイッチング素子Q1,Q2のON・OFF動作のデューティ比を定める主制御部81と、各スイッチング素子Q1,Q2のOFF期間における各スイッチング素子Q1,Q2の第1端子と第2端子の電位差が、各平均値に近づくように、各スイッチング素子Q1,Q2のターンOFFのタイミングを補正するタイミング補正部82と、を有する。
【選択図】図1
特許請求の範囲【請求項１】
高電位側端子と低電位側端子とを有しており、設定された直流電圧を出力する直流電圧源と、
一端が前記直流電圧源の高電位側端子に接続されたインダクタと、
前記インダクタの他端と前記直流電圧源の低電位側端子との間に接続されており、複数のスイッチング素子が直列に接続されたスイッチング部と、
前記インダクタの他端と負荷との間に接続されているとともに、アノードが前記インダクタの他端側であり、カソードが前記負荷側となるように配置された少なくとも１つのダイオードで構成された導通部と、
前記スイッチング部に含まれる各スイッチング素子のターンＯＮおよびターンＯＦＦのスイッチングの制御を行う制御部と、
を有し、
前記制御部は、
出力端における出力電圧の検出値が設定値となるように、前記各スイッチング素子のＯＮ・ＯＦＦ動作のデューティ比を定める主制御部と、
前記各スイッチング素子のＯＦＦ期間における前記各スイッチング素子の第１端子と第２端子との間の電位差が、それぞれ平均値に近づくように、前記各スイッチング素子のターンＯＦＦのタイミングを補正するタイミング補正部と、
を有するスイッチング回路。
続きを表示（約 200 文字）【請求項２】
前記タイミング補正部における補正量は、前記各スイッチング素子のＯＮ期間中の前記インダクタのインダクタ電流の電流値と既知の値とに基づいて算出する、
請求項１に記載のスイッチング回路。
【請求項３】
前記スイッチング部に含まれる各スイッチング素子の寄生容量のバラツキを小さくする外付けのコンデンサを有する、
請求項１または２に記載のスイッチング回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、スイッチング回路に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
ＭＯＳＦＥＴの耐圧を超える回路ではＭＯＳＦＥＴを直列接続することにより高耐圧化が図られる。しかし、直列接続のＭＯＳＦＥＴは、電圧バランスが悪いなど、ＭＯＳＦＥＴ同士でバラツキがあると、一部のＭＯＳＦＥＴにデバイスの定格を超える高電圧が加わり最悪の場合に破損する恐れがある。
【０００３】
直列の各ＦＥＴのドレインーソース間の電圧Ｖｄｓを測定して各Ｖｄｓをバランスされた状態に制御する制御方式が開示されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
特開２０２０－１１４１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、各ＦＥＴのＶｄｓを測定する制御方式では、各ＦＥＴの第１端子と第２端子との間の電位差を検出する検出器をＦＥＴ毎に設ける必要があり、全体的に大型化してしまう。
【０００６】
本発明は、このような課題に鑑みてなされたものであり、直列接続のスイッチング素子におけるＶｄｓを測定することなく各スイッチング素子の電圧をバランスされた状態に制御することが可能なスイッチング回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明にかかるスイッチング回路は、高電位側端子と低電位側端子とを有しており、設定された直流電圧を出力する直流電圧源と、一端が前記直流電圧源の高電位側端子に接続されたインダクタと、前記インダクタの他端と前記直流電圧源の低電位側端子との間に接続されており、複数のスイッチング素子が直列に接続されたスイッチング部と、前記インダクタの他端と負荷との間に接続されているとともに、アノードが前記インダクタの他端側であり、カソードが前記負荷側となるように配置された少なくとも１つのダイオードで構成された導通部と、前記スイッチング部に含まれる各スイッチング素子のターンＯＮおよびターンＯＦＦのスイッチングの制御を行う制御部と、を有し、前記制御部は、出力端における出力電圧の検出値が設定値となるように、前記各スイッチング素子のＯＮ・ＯＦＦ動作のデューティ比を定める主制御部と、前記各スイッチング素子のＯＦＦ期間における前記各スイッチング素子の第１端子と第２端子との間の電位差が、それぞれ平均値に近づくように、前記各スイッチング素子のターンＯＦＦのタイミングを補正するタイミング補正部と、を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、直列接続のスイッチング素子におけるＶｄｓを測定することなく各スイッチング素子の電圧をバランスされた状態に制御することができる。
【図面の簡単な説明】
【０００９】
図１は、実施形態に係るスイッチング回路の構成の一例を示す図である。
図２は、各スイッチング素子の第１端子と第２端子との間の電位差Ｖｄｓの変化割合を説明する図である。
図３は、キャパシタンスにバラツキがある場合の各スイッチング素子の第１端子と第２端子との間の電位差の変化割合を説明する図である。
図４は、各スイッチング素子や対応するゲート駆動回路の部品の精度のバラツキによって各スイッチング素子のターンＯＦＦのタイミングにバラツキが生じる場合の説明図である。
図５は、補正量を算出する方法を説明するための図である。
図６は、第１スイッチング素子のターンＯＦＦのタイミングを２．２１ｎｓ遅延させた場合の各電圧Ｖｄｓの変化の一例を示す図である。
図７は、実施形態に係るスイッチング回路の変形例を示す図である。
【発明を実施するための形態】
【００１０】
以下に、本発明にかかるスイッチング回路の実施形態を、図面に基づいて詳細に説明する。なお、本実施形態によりこの発明が限定されるものではない。
（【００１１】以降は省略されています）

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