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公開番号2024136863
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023048153
出願日2023-03-24
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人,個人,個人
主分類H01L 21/52 20060101AFI20240927BHJP(基本的電気素子)
要約【課題】簡易かつ安価に製造でき、リードフレームに対する半導体チップの面積占有率が改善された半導体装置を提供する。
【解決手段】本実施形態に係る半導体装置は、リードフレームと、半導体チップとを備える。前記リードフレームは、フレーム主面と、前記フレーム主面に設けられたフレーム凸部とを有する。前記半導体チップは、半導体層と、前記半導体層の底面に設けられ、前記フレーム凸部に接合された電極とを有する。前記半導体チップの前記電極は、前記フレーム凸部を囲う突起部を有し、前記突起部の外側面は、前記半導体層の側面と面一である。
【選択図】図1B
特許請求の範囲【請求項１】
フレーム主面と、前記フレーム主面に設けられたフレーム凸部とを有するリードフレームと、
半導体層と、前記半導体層の底面に設けられ、前記フレーム凸部に接合された電極とを有する半導体チップと、
を備え、
前記半導体チップの前記電極は、前記フレーム凸部を囲う突起部を有し、
前記突起部の外側面は、前記半導体層の側面と面一である、半導体装置。
続きを表示（約 740 文字）【請求項２】
前記電極のうち前記半導体層に接する面と反対側の電極主面と、前記突起部とによって画成された凹部が、前記リードフレームの前記フレーム凸部と嵌合している、請求項１に記載の半導体装置。
【請求項３】
前記半導体チップの前記電極は、前記フレーム凸部側から順に、第１の金属層と、前記第１の金属層に積層され、前記第１の金属層と異なる材料から構成された第２の金属層とを有する、請求項１に記載の半導体装置。
【請求項４】
前記第１の金属層のヤング率は、前記第２の金属層のヤング率よりも大きい、請求項３に記載の半導体装置。
【請求項５】
前記第１の金属層の材料は、ニッケルおよび／または銅を含み、
前記第２の金属層の材料は、アルミニウムおよび／または銀を含む、請求項４に記載の半導体装置。
【請求項６】
前記第１の金属層の厚みは、前記第２の金属層の厚みよりも小さい、請求項３～５のいずれかに記載の半導体装置。
【請求項７】
前記半導体層において前記電極と接する面は平坦である、請求項１に記載の半導体装置。
【請求項８】
前記半導体チップの前記突起部と前記リードフレームの前記フレーム主面が離間するように、前記フレーム凸部の高さは、前記突起部の高さよりも高い、請求項１に記載の半導体装置。
【請求項９】
前記リードフレームの前記フレーム凸部は、複数の小凸部を有する、請求項１に記載の半導体装置。
【請求項１０】
前記リードフレームの前記フレーム凸部は、四角錐形状を有する、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
リードフレームを用いて製造される半導体装置として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＦＲＤ（Fast Recovery Diode）等がある。これらの半導体装置を製造する工程においては、半導体チップをリードフレームにマウントする工程が含まれる。
【０００３】
このマウント工程においては、半導体チップの位置や角度がずれるという課題がある。この課題に対して、従来は、ずれを抑制することや、ずれを許容することによって対応されている。しかし、ずれを抑制する場合、位置調整工程を加えることによる工程難度の上昇や、別途の治具を必要とすることによるコストの上昇などの問題があった。一方、ずれを許容する場合、リードフレームに対する半導体チップの面積占有率が低下し、半導体装置の小型化が妨げられる。
【先行技術文献】
【特許文献】
【０００４】
特許第４１７４９７８号
特開２００７－２２７７６２号公報
特開平５－３０８０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、簡易かつ安価に製造でき、リードフレームに対する半導体チップの面積占有率が改善された半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態に係る半導体装置は、リードフレームと、半導体チップとを備える。前記リードフレームは、フレーム主面と、前記フレーム主面に設けられたフレーム凸部とを有する。前記半導体チップは、半導体層と、前記半導体層の底面に設けられ、前記フレーム凸部に接合された電極とを有する。前記半導体チップの前記電極は、前記フレーム凸部を囲う突起部を有し、前記突起部の外側面は、前記半導体層の側面と面一である。
【図面の簡単な説明】
【０００７】
第１の実施形態に係る半導体装置の平面図である。
第１の実施形態に係る半導体装置の図１ＡにおけるＩ－Ｉ線に沿う断面図である。
実施形態に係る半導体チップの断面図である。
実施形態に係る半導体ウェーハをダイシングした後の、ダイシング部分における半導体チップのＳＥＭ画像である。
比較例に係る半導体ウェーハをダイシングした後の、ダイシング部分における半導体チップのＳＥＭ画像である。
実施形態に係る半導体チップのＳＥＭ画像である。
第１の実施形態に係る半導体装置の製造方法を説明するための図である。
マウント工程におけるセルフアライメントについて説明するための図である。
第１の実施形態の変形例１に係る半導体装置の平面図である。
第１の実施形態の変形例１に係る半導体装置の図７ＡにおけるＩＩ－ＩＩ線に沿う断面図である。
第１の実施形態の変形例２に係る半導体装置の平面図である。
第１の実施形態の変形例２に係る半導体装置の図８ＡにおけるＩＩＩ－ＩＩＩ線に沿う断面図である。
第２の実施形態に係る半導体装置の断面図である。
比較例に係る半導体装置の位置ずれについて説明するための図である。
比較例に係る半導体装置の角度ずれについて説明するための図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
また、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、たとえば、「平行」、「同じ」等の用語等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。
【００１０】
（第１の実施形態）
図１Ａ～図４を参照して、第１の実施形態に係る半導体装置１について説明する。図１Ａは、本実施形態に係る半導体装置１の平面図である。図１Ｂは、本実施形態に係る半導体装置１の図１ＡにおけるＩ－Ｉ線に沿う断面図である。図２は、実施形態に係る半導体チップ２０の断面図である。図３Ａは、実施形態に係る半導体ウェーハをダイシングした後の、ダイシング部分における半導体チップ２０の走査型電子顕微鏡画像（ＳＥＭ画像）である。図３Ｂは、比較例に係る半導体ウェーハをダイシングした後の、ダイシング部分における半導体チップのＳＥＭ画像である。図４は、実施形態に係る半導体チップ２０のＳＥＭ画像である。なお、図３Ａおよび図３Ｂは、いずれも半導体ウェーハをダイシングした後のダイシング部分を表しているため、図３Ａおよび図３Ｂには、当該ダイシング部分を中心として２つの半導体チップの端部分がそれぞれ図示されている。
（【００１１】以降は省略されています）

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