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公開番号2024120439
公報種別公開特許公報(A)
公開日2024-09-05
出願番号2023027239
出願日2023-02-24
発明の名称遅延回路、駆動装置、半導体装置および遅延方法
出願人富士電機株式会社
代理人弁理士法人RYUKA国際特許事務所
主分類H02M 1/08 20060101AFI20240829BHJP(電力の発電,変換,配電)
要約【課題】駆動電流を変更すると、スイッチング期間が変動してしまい、所望の動作波形を得られない場合がある。また、駆動電流を変更しない場合であっても、半導体素子の動作特性に個体ごとのバラつきがあると、個体ごとのスイッチング期間にバラつきが生じてしまい、やはり所望の動作波形を得られない場合がある。
【解決手段】制御信号を遅延させて半導体素子のゲート駆動回路に出力する遅延回路であって、前記制御信号の変化タイミングと、前記ゲート駆動回路から前記半導体素子のゲートに供給される駆動信号の変化タイミングとのタイムラグを、予め定められた基準時間に近づけるように前記制御信号を遅延させる遅延部を備える遅延回路が提供される。
【選択図】図4
特許請求の範囲【請求項１】
制御信号を遅延させて半導体素子のゲート駆動回路に出力する遅延回路であって、
前記制御信号の変化タイミングと、前記ゲート駆動回路から前記半導体素子のゲートに供給される駆動信号の変化タイミングとのタイムラグを、予め定められた基準時間に近づけるように前記制御信号を遅延させる遅延部を備える遅延回路。
続きを表示（約 1,100 文字）【請求項２】
前記基準時間と、前記タイムラグとの差分を算出する差分算出部と、
前記制御信号を遅延させる遅延時間を、前記差分に基づいて決定する遅延時間決定部と、
をさらに備え、
前記遅延部は、前記制御信号を前記遅延時間だけ遅延させる、請求項１に記載の遅延回路。
【請求項３】
前記遅延時間決定部は、決定済みの前記遅延時間から、前記差分算出部により新たに算出される前記差分に応じた値を引いて、新たな前記遅延時間を決定する、請求項２に記載の遅延回路。
【請求項４】
前記遅延時間決定部は、決定済みの前記遅延時間から、前記差分算出部により新たに算出される前記差分を引いて、新たな前記遅延時間を決定する、請求項３に記載の遅延回路。
【請求項５】
前記遅延時間決定部は、決定済みの前記遅延時間から、前記差分算出部により新たに算出される前記差分を１より大きい固定値で除算した時間を引いて、新たな前記遅延時間を決定する、請求項３に記載の遅延回路。
【請求項６】
前記遅延時間決定部は、
前記差分が正であることに応じて、決定済みの前記遅延時間を固定時間だけ減らし、
前記差分が負であることに応じて、決定済みの前記遅延時間を固定時間だけ増やす、請求項２に記載の遅延回路。
【請求項７】
前記遅延部は、
前記半導体素子をターンオンするための前記制御信号の変化タイミングを検出する第１検出部と、
前記半導体素子のターンオン期間における前記駆動信号の変化タイミングを検出する第２検出部と、
を有し、
前記半導体素子をターンオンするための前記制御信号の変化タイミングを遅延させる、請求項１に記載の遅延回路。
【請求項８】
請求項１～７の何れか一項に記載の遅延回路と、
前記遅延回路により遅延された制御信号に基づいて半導体素子のゲートを駆動するゲート駆動回路と、
を備える駆動装置。
【請求項９】
請求項８に記載の駆動装置と、
前記駆動装置の前記ゲート駆動回路により駆動される半導体素子と、
を備える半導体装置。
【請求項１０】
制御信号を遅延させて半導体素子のゲート駆動回路に出力する遅延方法であって、
前記制御信号の変化タイミングと、前記ゲート駆動回路から前記半導体素子のゲートに供給される駆動信号の変化タイミングとのタイムラグを、予め定められた基準時間に近づけるように前記制御信号を遅延させる遅延段階を備える遅延方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、遅延回路、駆動装置、半導体装置および遅延方法に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
従来、半導体素子を駆動する電流の大きさを変更することにより、スイッチングにおけるノイズや損失を抑える技術が提案されている（例えば、特許文献１～４参照）。
特許文献１特開２０１３－２１９６３３号公報
特許文献２特開２０１９－１１０６７７号公報
特許文献３特開２０２２－１２１２６７号公報
特許文献４特開平１０－３３７０３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、駆動電流を変更すると、スイッチング期間が変動してしまい、所望の動作波形を得られない場合がある。また、駆動電流を変更しない場合であっても、半導体素子の動作特性に個体ごとのバラつきがあると、個体ごとのスイッチング期間にバラつきが生じてしまい、やはり所望の動作波形を得られない場合がある。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明の第１の態様においては、制御信号を遅延させて半導体素子のゲート駆動回路に出力する遅延回路であって、前記制御信号の変化タイミングと、前記ゲート駆動回路から前記半導体素子のゲートに供給される駆動信号の変化タイミングとのタイムラグを、予め定められた基準時間に近づけるように前記制御信号を遅延させる遅延部を備える遅延回路が提供される。
【０００５】
上記の遅延回路においては、前記基準時間と、前記タイムラグとの差分を算出する差分算出部と、前記制御信号を遅延させる遅延時間を、前記差分に基づいて決定する遅延時間決定部と、をさらに備え、前記遅延部は、前記制御信号を前記遅延時間だけ遅延させてよい。
【０００６】
上記の遅延回路においては、前記遅延時間決定部は、決定済みの前記遅延時間から、前記差分算出部により新たに算出される前記差分に応じた値を引いて、新たな前記遅延時間を決定してよい。
【０００７】
上記の遅延回路においては、前記遅延時間決定部は、決定済みの前記遅延時間から、前記差分算出部により新たに算出される前記差分を引いて、新たな前記遅延時間を決定してよい。
【０００８】
決定済みの前記遅延時間から、前記差分算出部により新たに算出される前記差分に応じた値を引いて、新たな前記遅延時間を決定する上記の遅延回路においては、前記遅延時間決定部は、決定済みの前記遅延時間から、前記差分算出部により新たに算出される前記差分を１より大きい固定値で除算した時間を引いて、新たな前記遅延時間を決定してよい。
【０００９】
前記遅延部が前記制御信号を前記遅延時間だけ遅延させる上記何れかの遅延回路においては、前記遅延時間決定部は、前記差分が正であることに応じて、決定済みの前記遅延時間を固定時間だけ減らし、前記差分が負であることに応じて、決定済みの前記遅延時間を固定時間だけ増やしてよい。
【００１０】
上記何れかの遅延回路においては、前記遅延部は、前記半導体素子をターンオンするための前記制御信号の変化タイミングを検出する第１検出部と、前記半導体素子のターンオン期間における前記駆動信号の変化タイミングを検出する第２検出部と、を有し、前記半導体素子をターンオンするための前記制御信号の変化タイミングを遅延させてよい。
（【００１１】以降は省略されています）

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