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公開番号2024119409
公報種別公開特許公報(A)
公開日2024-09-03
出願番号2023026292
出願日2023-02-22
発明の名称制御回路
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人スズエ国際特許事務所
主分類H03K 19/0175 20060101AFI20240827BHJP(基本電子回路)
要約【課題】出力切り替わりの際に生じる遅延時間を短縮する。
【解決手段】実施形態の制御回路は、出力切替用のトランジスタ回路の出力端と制御電極との間に容量素子が接続され、チャージ回路によりオン・オフ切替信号がオフ指令からオン指令に切り替わったとき容量素子をチャージし、ディスチャージ回路によりオン・オフ切替信号がオン指令からオフ指令に切り替わったとき容量素子をディスチャージし、第1遅延改善回路により、チャージ回路の動作に連動して前記トランジスタ回路のオン・オフ制御電圧を第1切り替え閾値に設定してトランジスタ回路のオフからオンへの遅延時間を短縮し、第2遅延改善回路により、ディスチャージ回路の動作に連動して前記トランジスタ回路のオン・オフ制御電圧を第2切り替え閾値に設定してトランジスタ回路のオンからオフへの遅延時間を短縮する。
【選択図】図1
特許請求の範囲【請求項１】
制御電極に供給されるオン・オフ制御電圧に応じて出力端の電圧を第１電圧及び前記第１電圧と異なる第２電圧に切り替えるトランジスタ回路と、
前記トランジスタ回路の前記出力端と前記制御電極との間に接続される容量素子と、
前記容量素子をチャージするチャージ回路と、
前記トランジスタ回路のオフからオンへの遅延時間を短縮する遅延改善回路と
を具備する制御回路。
続きを表示（約 1,000 文字）【請求項２】
前記容量素子は、前記トランジスタ回路の動作速度をチャージによって調整する請求項１記載の制御回路。
【請求項３】
前記チャージ回路は、前記オン・オフ制御電圧を生成するオン・オフ切替信号がオフ指令からオン指令に切り替わったとき前記容量素子をチャージする請求項１記載の制御回路。
【請求項４】
前記遅延改善回路は、前記チャージ回路の動作に連動して前記オン・オフ制御電圧を切り替え閾値に設定する請求項１記載の制御回路。
【請求項５】
前記遅延改善回路は、前記オン・オフ切替信号に応じてオン・オフするスイッチ素子と、
前記オン・オフ切替信号により前記スイッチ素子がオフからオンに切り替わったとき、前記オン・オフ制御電圧が切り替え閾値に設定されるように前記容量素子へのチャージ電流を調整する電流調整回路と
を備える請求項１記載の制御回路。
【請求項６】
制御電極に供給されるオン・オフ制御電圧に応じて出力端の電圧を第１電圧及び前記第１電圧と異なる第２電圧に切り替えるトランジスタ回路と、
前記トランジスタ回路の前記出力端と前記制御電極との間に接続される容量素子と、
前記容量素子をディスチャージするディスチャージ回路と、
前記トランジスタ回路のオンからオフへの遅延時間を短縮する遅延改善回路と
を具備する制御回路。
【請求項７】
前記容量素子は、前記トランジスタ回路の動作速度をディスチャージによって調整する請求項６記載の制御回路。
【請求項８】
前記ディスチャージ回路は、前記オン・オフ制御電圧を生成するオン・オフ切替信号がオン指令からオフ指令に切り替わったとき前記容量素子をディスチャージする請求項６記載の制御回路。
【請求項９】
前記遅延改善回路は、前記ディスチャージ回路の動作に連動して前記オン・オフ制御電圧を切り替え閾値に設定する請求項６記載の制御回路。
【請求項１０】
前記遅延改善回路は、前記オン・オフ切替信号に応じてオン・オフするスイッチ素子と、
前記オン・オフ切替信号により前記スイッチ素子がオンからオフに切り替わったとき、前記オン・オフ制御電圧が切り替え閾値に設定されるように前記容量素子のディスチャージ電流を調整する電流調整回路と
を備える請求項６記載の制御回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、制御回路に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
従来の車載通信規格であるＬＩＮ（Local Interconnect Network）回路ではスルーレート（Slew Rate）制御のため定電流駆動となっている。これに対して、新規格ＣＸＰＩ（Clock Extension Peripheral Interface）通信では高速化が進み、ドミナント／レセッシブの出力切り替わりの際に生じる遅延時間が問題となっている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１０１１６２９２号明細書
米国特許第６５５６４０７号明細書
特開２００６－１２９５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以上のように、従来の制御回路では、ドミナント／レセッシブの出力切り替わりの際に生じる遅延時間が問題となっている。
【０００５】
実施形態は、出力切り替わりの際に生じる遅延時間を短縮することのできる制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一実施形態によれば、制御回路は、実出力切替用のトランジスタ回路の出力端と制御電極との間に容量素子が接続され、チャージ回路によりオン・オフ切替信号がオフ指令からオン指令に切り替わったとき容量素子をチャージし、ディスチャージ回路によりオン・オフ切替信号がオン指令からオフ指令に切り替わったとき容量素子をディスチャージし、第１遅延改善回路により、チャージ回路の動作に連動して前記トランジスタ回路のオン・オフ制御電圧を第１切り替え閾値に設定してトランジスタ回路のオフからオンへの遅延時間を短縮し、第２遅延改善回路により、ディスチャージ回路の動作に連動して前記トランジスタ回路のオン・オフ制御電圧を第２切り替え閾値に設定してトランジスタ回路のオンからオフへの遅延時間を短縮する。
【図面の簡単な説明】
【０００７】
図１は、実施形態に係る制御回路の構成と比較例のベース回路構成とを示す回路図である。
図２は、図１に示す制御回路の動作を説明するための波形図である。
図３は、実施形態に係る制御回路が適用された実施例を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照して説明する。なお、開示はあくまで一例にすぎず、以下の実施形態に記載した内容により発明が限定されるものではない。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各部分のサイズ、形状等を実際の実施態様に対して変更して模式的に表す場合もある。複数の図面において、対応する要素には同じ参照数字を付して、詳細な説明を省略する場合もある。
【０００９】
図１は、実施形態に係る制御回路の構成と比較例の回路構成とを示すブロック図で、図１（ａ）は比較例に係る制御回路のベース回路構成を示しており、図１（ｂ）は図１（ａ）に示すベース回路に実施形態の特徴となる遅延改善回路を配置した構成を示している。図２は、図１に示す制御回路の動作を説明するための波形図で、図２（ａ）は図１（ａ）に示すベース回路の動作波形、図２（ｂ）は図１（ｂ）に示す制御回路の動作波形を示している。
【００１０】
図１（ａ）において、Ｍ１は第１電界効果トランジスタ（ＦＥＴ）（以下、トランジスタ）であり、ドレイン電極が出力端ＯＵＴに接続されると共に抵抗ＲＬを介してＶＣＣ電源ラインに接続され、ソース電極がＧＮＤ電源ラインに接続され、ベース電極がコンデンサＣを介してゲート電極に接続される。第１トランジスタＭ１のゲート電極は第１スイッチＳＷ１を介して、一端がＶＣＣ電源ラインに接続されたチャージ用の第１定電流源Ｉ１の他端に接続され、第２スイッチＳＷ２を介して、一端がＧＮＤ電源ラインに接続されたディスチャージ用の第２定電流源Ｉ２の他端に接続される。
（【００１１】以降は省略されています）

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