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公開番号2024110352
公報種別公開特許公報(A)
公開日2024-08-15
出願番号2023014903
出願日2023-02-02
発明の名称駆動回路
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人,個人,個人
主分類H03K 19/0175 20060101AFI20240807BHJP(基本電子回路)
要約【課題】低耐圧の素子を用いて高耐圧の駆動回路を形成する。
【解決手段】駆動回路10は、第1耐電圧よりも高耐圧である高耐圧素子Q1を駆動する回路であり第1耐電圧より低い第2耐電圧に対する耐圧性能を有する素子で形成されるインバータ(INV)1～5と、第1耐電圧よりも高耐圧である第1～第6トランジスタ(FET)M1～M6と、を備える。FET M1は、第1端に第1電圧V1が印加され、第2端が高耐圧素子の駆動端子に接続される。INV I1は駆動信号が入力される。FET M2はFET M1と、INV I2は、INV I1及びFET M1の駆動端子と、INV I3はINV I1と、FET M3はINV I2と、FET M4はFET M3と、FET M5はINV I3と、FET M6はFET M5と、INV I4はFET M6及びFET M2と、INV I5はFET M4及びINV M4と、夫々接続される。
【選択図】図1
特許請求の範囲【請求項１】
第1耐電圧に対する耐圧性能を有する高耐圧素子を駆動する回路であって、
第1端に第1電圧が印加され、第2端が前記高耐圧素子の駆動端子に接続される、前記第1耐電圧に対する耐圧性能を有するpMOS (p-channel Metal-Oxide-Semiconductor Field-Effect Transistor) である、第1トランジスタと、
第1端が前記第1トランジスタの前記第2端と接続され、第2端に第2電圧が印加される、前記第1耐電圧に対する耐圧性能を有するnMOS (n-channel MOSFET) である、第2トランジスタと、
第1端から駆動信号が入力され、前記第1耐電圧より低い第2耐電圧に対する耐圧性能を有する素子で形成される、第1インバータと、
第1端が前記第1インバータの第2端と接続され、第2端が前記第1トランジスタの駆動端子と接続され、前記第2耐電圧に対する耐圧性能を有する素子で形成される、第2インバータと、
第1端が前記第1インバータの前記第1端と接続され、前記第2耐電圧に対する耐圧性能を有する素子で形成される、第3インバータと、
第1端が前記第2インバータの前記第2端と接続され、前記第1耐電圧に対する耐圧性能を有するpMOSである、第3トランジスタと、
第1端が前記第3トランジスタの第2端と接続され、前記第1耐電圧に対する耐圧性能を有するnMOSである、第4トランジスタと、
第1端が前記第3インバータの第2端と接続され、前記第1耐電圧に対する耐圧性能を有するpMOSである、第5トランジスタと、
第1端が前記第5トランジスタの第2端と接続され、前記第1耐電圧に対する耐圧性能を有するnMOSである、第6トランジスタと、
第1端が前記第6トランジスタの第2端と接続され、第2端が前記第2トランジスタの駆動端子と接続され、前記第2耐電圧に対する耐圧性能を有する素子で形成される、第4インバータと、
第1端が前記第4トランジスタの第2端及び前記第4インバータの前記第2端と接続され、第2端が前記第4インバータの前記第1端と接続され、前記第2耐電圧に対する耐圧性能を有する素子で形成される、第5インバータと、
を備える、駆動回路。
続きを表示（約 1,000 文字）【請求項２】
前記第1インバータ、前記第2インバータ及び前記第3インバータは、正側電極に前記第1電圧が印加され、負側電極に前記第2電圧よりも高い電圧である第3電圧が印加され、
前記第4インバータ及び前記第5インバータは、正側電極に前記第2電圧よりも高く前記第3電圧よりも低い第4電圧が印加され、負側電極に前記第2電圧が印加され、
前記第3トランジスタ及び前記第5トランジスタは、前記第3電圧が駆動端子に印加され、
前記第4トランジスタ及び前記第6トランジスタは、前記第4電圧が駆動端子に印加される、
請求項1に記載の駆動回路。
【請求項３】
前記第2電圧は、前記高耐圧素子の出力端の電圧である、
請求項2に記載の駆動回路。
【請求項４】
前記第1インバータ、前記第2インバータ、前記第3インバータ、前記第4インバータ及び前記第5インバータのそれぞれは、CMOS (Complementary MOSFET) で形成され、前記CMOSを形成するトランジスタのそれぞれが、前記第2耐電圧に対する耐圧性能を有する素子である、
請求項3に記載の駆動回路。
【請求項５】
前記高耐圧素子は、ハイサイドスイッチである、
請求項1から請求項４のいずれかに記載の駆動回路。
【請求項６】
請求項1から請求項5のいずれかに記載の駆動回路である、第1駆動回路と、
前記第1駆動回路が駆動する前記高耐圧素子であり、ハイサイドスイッチを形成する、第1高耐圧素子と、
ローサイドスイッチである第2高耐圧素子と、
を備える、電子回路。
【請求項７】
前記第1電圧は、ブートストラップ電圧である、
請求項６に記載の電子回路。
【請求項８】
請求項1から請求項４のいずれかに記載の駆動回路である、第1駆動回路と、
前記第1駆動回路が駆動する前記高耐圧素子であり、ハイサイドスイッチを形成する、第1項耐圧素子と、
請求項1から請求項４のいずれかに記載の駆動回路である、第2駆動回路と、
前記第2駆動回路が駆動する前記高耐圧素子で有り、ローサイドスイッチを形成する、第2高耐圧素子と、
を備える、電子回路。
【請求項９】
前記第1駆動回路の前記第1電圧は、ブートストラップ電圧である、
請求項８に記載の電子回路。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、駆動回路に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
従来、高耐圧MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) のドライバIC (Integrated Circuit) の駆動回路、特に、ハイサイドの駆動回路において、15V駆動のMOSFETを駆動するために15V以上の耐圧のプロセスを使用した駆動回路が利用されていた。一方で、プロセスの微細化のためには、ゲート耐圧が5V程度のプロセスを用いて駆動回路を構成する必要がある。このためにハイサイド側のブートストラップ電圧を基準、例えば、SOI (Silicon on Insulator) の絶縁膜上の表面基板電位とした5V程度の低電圧の電源を用いて制御回路を構成することがある。
【０００３】
しかしながら、スイッチング回路の出力段のローサイドのMOSFETがオンからオフに遷移し、その後にハイサイドのMOSFETがオンへと切り替わると、出力電圧が0Vから正側の電源に立ち上がり、ハイサイド側の領域の基板容量に対してdv/dtが掛かり、変位電流が流れる。この変位電流がIC内部で生成した5V電源を使用したハイサイドの回路素子に流れることで誤動作が発生しやすくなるという問題がある。
【先行技術文献】
【特許文献】
【０００４】
特開2018-046685号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、実施形態が解決しようとする限定されない課題の一つは、低耐圧の素子を用いる高耐圧の駆動回路を形成することである。
【課題を解決するための手段】
【０００６】
一実施形態によれば、駆動回路は、第1耐電圧よりも高耐圧である高耐圧素子を駆動する回路であって、第１トランジスタと、第2トランジスタと、第3トランジスタと、第4トランジスタと、第5トランジスタと、第6トランジスタと、第1インバータと、2インバータと、第3インバータと、第4インバータと、第5インバータと、を備える。
第1トランジスタは、第1端に第1電圧が印加され、第2端が前記高耐圧素子の駆動端子に接続される、前記第1耐電圧よりも高耐圧である。
第2トランジスタは、第1端が前記第1トランジスタの第2端と接続され、第2端に第2電圧が印加される、前記第1耐電圧よりも高耐圧である。
第1インバータは、第1端から駆動信号が入力され、前記第1耐電圧より低い第2耐電圧に対する耐圧性能を有する素子で形成される。
第2インバータは、第1端が前記第1インバータの第2端と接続され、第2端が前記第1トランジスタの駆動端子と接続され、前記第2耐電圧に対する耐圧性能を有する素子で形成される。
第3インバータは、第1端が前記第1インバータの第1端と接続され、前記第2耐電圧に対する耐圧性能を有する素子で形成される。
第3トランジスタは、第1端が前記第2インバータの第2端と接続され、前記第1耐電圧よりも高耐圧である。
第4トランジスタは、第1端が前記第3トランジスタの第2端と接続され、前記第1耐電圧よりも高耐圧である。
第5トランジスタは、第1端が前記第3インバータの第2端と接続され、前記第1耐電圧よりも高耐圧である。
第6トランジスタは、第1端が前記第5トランジスタの第2端と接続され、前記第1耐電圧よりも高耐圧である。
第4インバータは、第1端が前記第6トランジスタの第2端と接続され、第2端が前記第2トランジスタの駆動端子と接続され、前記第2耐電圧に対する耐圧性能を有する素子で形成される。
第5インバータは、第1端が前記第4トランジスタの第2端及び前記第4インバータの第2端と接続され、第2端が前記第4インバータの第1端と接続され、前記第2耐電圧に対する耐圧性能を有する素子で形成される。
【図面の簡単な説明】
【０００７】
一実施形態に係る駆動回路の一例を示す回路図。
一実施形態に係る駆動回路の一例を示す回路図。
一実施形態に係る駆動回路の利用例を示す回路図。
一実施形態に係る駆動回路の利用例を示す回路図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態について説明する。本開示における駆動回路は、一例として、ハイサイドスイッチを駆動するための駆動回路である。本開示においては、「より高い」「より低い」という表現を用いることがあるが、これらは、必要に応じて「以上」「以下」とそれぞれ読み替えることが可能である。
【０００９】
(第1実施形態)
図1は、一実施形態に係る駆動回路を示す回路図である。駆動回路 10 は、高耐圧素子 Q1 を駆動するための回路である。高耐圧素子 Q1 は、例えば、ハイサイドスイッチを形成する素子であり、n型のDMOS (Double-Diffused MOSFET) といった15[V]程度のゲート電圧を印加することが可能な高耐圧のMOSFETである。高耐圧素子 Q1 は、例えば、横方向拡散のDMOS (LDMOS) であってもよい。この高耐圧素子 Q1 は、例えば、600[V]程度の電圧がドレイン－ソース間に印加されることがあるスイッチである。駆動回路 10 は、この高耐圧素子 Q1 のゲートに駆動信号を入力する回路であり、その一部に5[V]といった高耐圧素子 Q1 の耐圧性能よりも低い耐圧性能である素子を用いる。
【００１０】
一例として、高耐圧を15[V]程度の電圧、低耐圧を5[V]程度の電圧を印加可能な耐圧性能とするが、これに限定されるものではない。以下、本開示においては、高耐圧の対象となる耐圧電圧を第1耐電圧 (例えば、12[V]や15[V]) とし、第1耐電圧よりも低い高耐圧ではない耐圧電圧を示す電圧を第2耐電圧 (例えば、5[V]) とする。高耐圧素子は、第1耐電圧よりも高い電圧に対応可能である素子、低耐圧素子は、第1耐電圧には対応可能ではないが、第2耐電圧に対応可能である素子とする。
（【００１１】以降は省略されています）

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