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公開番号2024070137
公報種別公開特許公報(A)
公開日2024-05-22
出願番号2022180555
出願日2022-11-10
発明の名称エピタキシャル成長用シリコンウェーハ及びエピタキシャルウェーハ
出願人信越半導体株式会社
代理人個人,個人,個人
主分類C30B 29/06 20060101AFI20240515BHJP(結晶成長)
要約【課題】欠陥を抑制して、非常に良好な表層品質を有するエピタキシャル成長用シリコンウェーハを提供することを目的とする。
【解決手段】エピタキシャル成長用シリコンウェーハであって、チョクラルスキー法によって、Voidおよび転位クラスターを含まない全面N(Neutral)領域で、かつ酸素析出核のサイズ及び密度が調整されたシリコン単結晶からなるシリコンウェーハであり、シリコンウェーハ内の酸素析出核は、サイズが18nm以上のものの密度が5×10⁷/cm³未満であるエピタキシャル成長用シリコンウェーハを提供する。
【選択図】図1
特許請求の範囲【請求項１】
エピタキシャル成長用シリコンウェーハであって、
チョクラルスキー法による、Ｖｏｉｄおよび転位クラスターを含まない全面Ｎ（Ｎｅｕｔｒａｌ）領域で、かつ酸素析出核のサイズ及び密度が調整されたシリコン単結晶からなるシリコンウェーハであり、
前記シリコンウェーハ内の前記酸素析出核は、サイズが１８ｎｍ以上のものの密度が５×１０
７
／ｃｍ
３
未満であることを特徴とするエピタキシャル成長用シリコンウェーハ。
続きを表示（約 780 文字）【請求項２】
前記シリコンウェーハ内の前記酸素析出核は、サイズが１２ｎｍ以上のものの平均サイズが１８．５ｎｍ以下であり、かつサイズが１２ｎｍ以上のものの密度が４×１０
８
／ｃｍ
３
以下であることを特徴とする請求項１に記載のエピタキシャル成長用シリコンウェーハ。
【請求項３】
前記シリコン単結晶にドープされた窒素濃度が２×１０
１３
ａｔｏｍｓ／ｃｍ
３
から３０×１０
１３
ａｔｏｍｓ／ｃｍ
３
であることを特徴とする請求項１に記載のエピタキシャル成長用シリコンウェーハ。
【請求項４】
前記シリコンウェーハの面方位が（１００）、（１１０）、（５５１）のいずれかであることを特徴とする請求項１に記載のエピタキシャル成長用シリコンウェーハ。
【請求項５】
請求項１から請求項４のいずれか一項に記載のエピタキシャル成長用シリコンウェーハの表面にエピタキシャル層が形成されたものであり、前記エピタキシャル層にあるＥＰ－ＳＦ（積層欠陥及び転位）が０．００１個／ｃｍ
２
以下であることを特徴とするエピタキシャルウェーハ。
【請求項６】
前記エピタキシャルウェーハの７８０℃３ｈｒ＋１０００℃１６ｈｒの酸化熱処理後のシリコンウェーハ中のＢＭＤ密度は１×１０
８
／ｃｍ
３
以上であって、狙いＢＭＤ密度に対して、
狙いＢＭＤ密度≦９．６８７５×１０
８
｛ｅｘｐ（Ｉｎｉ．Ｏｉ［ｐｐｍａ－ＡＳＴＭ’７９］－２１．９９－５．３５）｝＾０．３９６１
を満たすものであることを特徴とする請求項５に記載のエピタキシャルウェーハ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、エピタキシャル成長用シリコンウェーハ及びエピタキシャルウェーハに関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
近年、微細化・積層化が進む半導体デバイス（Ｌｏｇｉｃ、ＮＡＮＤ、ＤＲＡＭ）においては、二つの大きな課題がある。
一つは、ウェーハ表面近傍の極小さな欠陥もデバイス不良の要因となり得るため、デバイス動作領域となる表面近傍で欠陥が少ないもしくは無い高品質なウェーハであることであり、
もう一つは、プロセス中の金属汚染がデバイスの歩留りの低下要因となるため、不純物金属のゲッタリングサイトとなるＢＭＤ（ＢｕｌｋＭｉｃｒｏＤｅｆｅｃｔ）が十分に形成されなければならないことである。
【０００３】
前者のウェーハ表面近傍欠陥に対する要求を満足するものとしては、空孔起因のＣＯＰを有するＶ－ｒｉｃｈ領域や熱酸化時に酸化誘起積層欠陥が発生するＲ－ＯＳＦ領域、格子間シリコン起因の転位ループや転位クラスターのいずれも含まないＮ（Ｎｅｕｔｒａｌ）領域で製造された低／無欠陥結晶ＰＷや、基板上に無欠陥の層を形成するエピタキシャルウェーハ、アニールウェーハがある。
このうち、アニールウェーハにおいては無欠陥層を形成するために要する後処理時間が長く、大量供給には不向きで高コストになり易いという問題がある。
エピタキシャルウェーハは低／無欠陥結晶ＰＷと比べると追加のコストがかかってしまうが、表層の欠陥レベルが良好なため、特に微細化が進み、プロセスが複雑化・長期化してプロセスコストが高い先端Ｌｏｇｉｃデバイス向けに多く使用されている。
一般的に、エピタキシャルウェーハにおいては、比較的短時間の後処理で無欠陥層形成が可能であることから、低／無欠陥結晶ＰＷよりも高速で結晶成長させた高生産性のＶ－ｒｉｃｈ結晶を用いることで、ＥＰ反応処理の追加コストを相殺することが可能となっている。
【０００４】
更に、不純物金属のゲッタリングサイトとなるＢＭＤ（ＢｕｌｋＭｉｃｒｏＤｅｆｅｃｔ）を増やすには、窒素ドープが有効であることが知られている。
しかしながら、窒素ドープＶ－ｒｉｃｈ結晶においては、ウェーハ外周部でＲ－ＯＳＦ領域起因のＢＭＤ密度低下、ＥＰ欠陥化、および高窒素濃度ドープした際の板状または棒状のＣＯＰに起因するＥＰ欠陥化が問題になる場合がある。
これを回避するためには、結晶を製品直径よりも太く成長して円筒研削でＲ－ＯＳＦにあたる部分を取り除く方法があるが、研削ロスおよび加工時間の増加により研削加工コストが増加する。
【０００５】
ここで、Ｖ領域の基板を用いたエピタキシャルウェーハ製造の場合の課題をまとめる。基板に存在するＶｏｉｄが表面に露出した状態で、Ｖｏｉｄ内壁酸化膜がＥＰ反応の前処理で除去・無害化することができないとＥＰ欠陥（ＳＦ）発生要因となる。特に窒素ドープを行うと、Ｖｏｉｄ形状が正八面体から板状・棒状の長細い形状となってＥＰ反応の前処理で除去・無害化がし難くなるため、Ｖｏｉｄ起因のＥＰ欠陥発生が増加する。さらに、窒素ドープした、（１１０）および（５５１）基板においては、ウェーハ表面に直交する方向に深く伸びたＶｏｉｄが形成されるため、ＥＰ反応の前処理で除去・無害化が（１００）基板を使用する際よりも困難となり、より一層Ｖｏｉｄ起因のＥＰ欠陥の発生が増加する。
【０００６】
別の方法として、Ｒ－ＯＳＦを含まないＮ（Ｎｅｕｔｒａｌ）領域の結晶を用いる方法があるが、後述するようにＲ－ＯＳＦを含まないＮ（Ｎｅｕｔｒａｌ）領域の結晶でもＮ（Ｎｅｕｔｒａｌ）領域に存在する酸素析出核がＥＰ欠陥の発生要因となることがあり、極めて良好なＥＰ表層欠陥レベルを実現することは困難であった。
【０００７】
次に、プロセス中の金属汚染がデバイスの歩留り低下要因となることを抑制するための、不純物金属ゲッタリングサイトとなるＢＭＤ（ＢｕｌｋＭｉｃｒｏＤｅｆｅｃｔ）の重要性について説明する。
【０００８】
ＭＯＳＦＥＴの動作（ソース・ドレイン電流）には、ゲート絶縁膜の静電容量（＝絶縁膜比誘電率×ゲート面積／絶縁膜厚さ）が必要量確保されなければならないが、微細化の進行でゲート長が短くなってゲート面積が減少する分をゲート絶縁膜の薄膜化で補ってきている。
そのため、近年のデバイスにおいては、ゲート絶縁膜は極薄いＥＯＴ（等価酸化膜厚）０．５ｎｍ程度となっており、ゲート絶縁膜の均一性がデバイス動作の信頼性に対する重要なファクターを占めることとなる。
【０００９】
そこで、デバイス工程の各種熱処理を低温・短時間化することでゲート絶縁膜の膜厚・膜質の均一化が図られている。
しかしながら、デバイスプロセスの低温・短時間化の弊害として、従来はデバイスプロセス中に不純物金属のゲッタリングサイトとなるＢＭＤ（ＢｕｌｋＭｉｃｒｏＤｅｆｅｃｔ）が基板中に十分に形成されていたのに対して、低温・短時間化によりデバイスプロセス中でのＢＭＤ形成が少なくなり、不純物金属に対するゲッタリング能力が減少し、デバイス歩留りが低下するということがある。
【００１０】
このような問題があるため、先端の低温・短時間のデバイスプロセスに対しては従来よりもＢＭＤを形成しやすい、低温・短時間のデバイスプロセス中においても高ゲッタリング能力を有するウェーハが必要とされている。
（【００１１】以降は省略されています）

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