特許ウォッチ

公開番号2024065026
公報種別公開特許公報(A)
公開日2024-05-14
出願番号2023179298
出願日2023-10-18
発明の名称半導体パッケージ及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人,個人
主分類H01L 23/12 20060101AFI20240507BHJP(基本的電気素子)
要約【課題】半導体パッケージ及びその製造方法を提供する。
【解決手段】第1再配線パターン及び第1再配線絶縁層を含み、第1再配線パターンが、第1再配線絶縁層内で垂直方向に延長された第1再配線ビアを含む、第1再配線構造体と、第1再配線構造体の一部分を覆うように、第1再配線構造体上に配置された第2再配線構造体であって、第2再配線パターン及び第2再配線絶縁層を含み、第2再配線パターンが、第2再配線絶縁層の下面にある下部再配線パッドを含む、第2再配線構造体と、第2再配線構造体上に実装された第1半導体チップと、第1半導体チップ上に配置された第2半導体チップと、を含み、第1再配線絶縁層の上面は、第2再配線絶縁層の下面に接触し、第1再配線構造体の第1再配線ビアは、第2再配線構造体の下部再配線パッドに接触している、半導体パッケージである。
【選択図】図5
特許請求の範囲【請求項１】
第１再配線パターン及び第１再配線絶縁層を含む第１再配線構造体であって、前記第１再配線パターンが、前記第１再配線絶縁層内で垂直方向に延長された第１再配線ビアを含む、第１再配線構造体と、
前記第１再配線構造体の一部分を覆うように、前記第１再配線構造体上に配置され、第２再配線パターン及び第２再配線絶縁層を含む第２再配線構造体であって、前記第２再配線パターンが、前記第２再配線絶縁層の下面にある下部再配線パッドを含む、第２再配線構造体と、
前記第２再配線構造体上に実装された第１半導体チップと、
前記第１半導体チップ上に配置された第２半導体チップと、を含み、
前記第１再配線絶縁層の上面は、前記第２再配線絶縁層の前記下面に接触し、
前記第１再配線構造体の前記第１再配線ビアは、前記第２再配線構造体の前記下部再配線パッドに接触している、半導体パッケージ。
続きを表示（約 1,500 文字）【請求項２】
前記第１半導体チップと前記第２半導体チップとの間に配置され、第３再配線パターン及び第３再配線絶縁層を含む第３再配線構造体と、
前記第２再配線構造体と前記第３再配線構造体との間で延長され、前記第２再配線パターンと前記第３再配線パターンとを電気的に連結する導電性ポストと、をさらに含むことを特徴とする、請求項１に記載の半導体パッケージ。
【請求項３】
前記第１半導体チップと前記第２再配線構造体との間に配置された第１連結バンプと、
前記第１半導体チップと前記第３再配線構造体との間に配置された導電性ピラーと、
前記第２半導体チップと前記第３再配線構造体との間に配置された第２連結バンプと、をさらに含むことを特徴とする、請求項２に記載の半導体パッケージ。
【請求項４】
前記第２再配線構造体と前記第３再配線構造体との間に配置された第１モールディング層をさらに含み、
前記第１モールディング層は、前記第１半導体チップ、前記第１連結バンプ及び前記導電性ピラーを取り囲み、
前記導電性ポストは、前記第１モールディング層を垂直に貫通することを特徴とする、請求項３に記載の半導体パッケージ。
【請求項５】
前記第１モールディング層の上面と、前記導電性ピラーの上面とは、同一平面上にあることを特徴とする、請求項４に記載の半導体パッケージ。
【請求項６】
前記第３再配線構造体上で、前記第２半導体チップを取り囲む第２モールディング層をさらに含むことを特徴とする、請求項４に記載の半導体パッケージ。
【請求項７】
前記第２モールディング層の上面は、前記第２半導体チップの上面と同一平面上にあることを特徴とする、請求項６に記載の半導体パッケージ。
【請求項８】
前記第１半導体チップは、
互いに反対になる第１活性面及び第１非活性面を含み、前記第１活性面が前記第２半導体チップと対向する第１半導体基板と、
前記第１半導体基板を貫通する第１貫通電極と、
前記第１半導体基板の前記第１活性面上に配置され、前記第１貫通電極に電気的に連結された第１配線パターンを含む第１前面配線構造体と、
前記第１半導体基板の前記第１非活性面と前記第２再配線構造体との間に配置され、前記第１貫通電極に電気的に連結された第１背面配線パターンを含む第１背面配線構造体と、を含むことを特徴とする、請求項１に記載の半導体パッケージ。
【請求項９】
前記第２半導体チップは、
互いに反対になる第２活性面及び第２非活性面を含み、前記第２活性面が前記第１半導体チップと対向する第２半導体基板と、
前記第２半導体基板の前記第２活性面と前記第１半導体チップとの間に配置され、第２配線パターンを含む第２配線構造体と、を含むことを特徴とする、請求項８に記載の半導体パッケージ。
【請求項１０】
前記第１再配線構造体の外郭部上に配置されたフレーム基板であって、フレームボディ及び前記フレームボディ内の垂直連結導電体を含み、前記フレームボディは、前記第１半導体チップ及び前記第２半導体チップを収容する貫通ホールを有する、フレーム基板と、
前記フレーム基板の前記貫通ホール内で、前記第１半導体チップ及び前記第２半導体チップを覆う第３モールディング層と、をさらに含むことを特徴とする、請求項１に記載の半導体パッケージ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージ及びその製造方法に関する。
続きを表示（約 3,800 文字）【背景技術】
【０００２】
電子産業の飛躍的な発展及びユーザの要求によって、電子機器は、より一層小型化、多機能化及び大容量化されている。これにより、複数の半導体チップを含む半導体パッケージが要求されている。例えば、複数の種類の半導体チップをパッケージ基板上に並んで（side by side）実装する方法、１つのパッケージ基板上に半導体チップまたはパッケージを積層する方法、あるいは複数の半導体チップが実装されたインターポーザをパッケージ基板に実装する方法などが利用されている。
【先行技術文献】
【特許文献】
【０００３】
韓国特許出願公開第２０２１－０１０４３６４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、半導体パッケージ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
前述の課題を解決するために、本発明の技術的思想は、第１再配線パターン及び第１再配線絶縁層を含む第１再配線構造体であって、前記第１再配線パターンが、前記第１再配線絶縁層内で垂直方向に延長された第１再配線ビアを含む、第１再配線構造体と；前記第１再配線構造体の一部分を覆うように、前記第１再配線構造体上に配置され、第２再配線パターン及び第２再配線絶縁層を含む第２再配線構造体であって、前記第２再配線パターンが、前記第２再配線絶縁層の下面にある下部再配線パッドを含む、第２再配線構造体と；前記第２再配線構造体上に実装された第１半導体チップと；前記第１半導体チップ上に配置された第２半導体チップと；を含み、前記第１再配線絶縁層の上面は、前記第２再配線絶縁層の前記下面に接触し、前記第１再配線構造体の前記第１再配線ビアは、前記第２再配線構造体の前記下部再配線パッドに接触している、半導体パッケージを提供する。
【０００６】
前述の課題を解決するために、本発明の技術的思想は、第１再配線パターン及び第１再配線絶縁層を含む第１再配線構造体であって、前記第１再配線パターンが、前記第１再配線絶縁層の上面から垂直方向に延長された第１再配線ビアを含む、第１再配線構造体と；前記第１再配線構造体の中心部上に配置されたサブパッケージと；前記第１再配線構造体の外郭部上に配置され、前記サブパッケージを収容する貫通ホールを有するフレームボディ、及び前記フレームボディ内で前記垂直方向に延長された垂直連結導電体を含むフレーム基板と；前記フレーム基板の前記貫通ホール内で、前記サブパッケージを覆うパッケージモールディング層と；を含み、前記サブパッケージは、第２再配線パターン及び第２再配線絶縁層を含む第２再配線構造体であって、前記第２再配線パターンが、前記第２再配線絶縁層の下面にある下部再配線パッドを含む、第２再配線構造体と；前記第２再配線構造体上に実装された第１半導体チップと；前記第２再配線構造体上で、前記第１半導体チップを取り囲む第１モールディング層と；前記第１半導体チップ及び前記第１モールディング層上に配置され、第３再配線パターン及び第３再配線絶縁層を含む第３再配線構造体と；前記第２再配線構造体と前記第３再配線構造体との間で延長され、前記第２再配線パターンと前記第３再配線パターンとを電気的に連結する導電性ポストと；前記第３再配線構造体上に実装された第２半導体チップと；を含み、前記第１再配線絶縁層の前記上面は、前記第２再配線絶縁層の前記下面に直接接触し、前記第１再配線構造体の前記第１再配線ビアは、前記第２再配線構造体の前記下部再配線パッドに直接接触している、半導体パッケージを提供する。
【０００７】
前述の課題を解決するために、本発明の技術的思想は、第１再配線パターン及び第１再配線絶縁層を含む第１再配線構造体であって、前記第１再配線パターンが、前記第１再配線絶縁層の上面から垂直方向に延長された第１再配線ビアを含む、第１再配線構造体と；前記第１再配線構造体の中心部上に配置されたサブパッケージと；前記第１再配線構造体の外郭部上に配置され、前記サブパッケージを収容する貫通ホールを有するフレームボディ、及び前記フレームボディ内で前記垂直方向に延長された垂直連結導電体を含むフレーム基板と；前記フレーム基板の前記貫通ホール内で、前記サブパッケージを覆うパッケージモールディング層と；を含み、前記サブパッケージは、第２再配線パターン及び第２再配線絶縁層を含む第２再配線構造体であって、前記第２再配線パターンが、前記第２再配線絶縁層の下面にある下部再配線パッド、及び前記第２再配線絶縁層内で前記垂直方向に延長された第２再配線ビアを含む、第２再配線構造体と；前記第２再配線構造体上に実装された第１半導体チップと；前記第２再配線構造体と前記第１半導体チップとの間で、前記第２再配線パターンと前記第１半導体チップとを電気的に連結する第１連結バンプと；前記第２再配線構造体上で、前記第１半導体チップを取り囲む第１モールディング層と；前記第１半導体チップ及び前記第１モールディング層上に配置され、第３再配線パターン及び第３再配線絶縁層を含む第３再配線構造体と；前記第２再配線構造体と前記第３再配線構造体との間で延長され、前記第２再配線パターンと前記第３再配線パターンとを電気的に連結する導電性ポストと；前記第３再配線構造体上に実装された第２半導体チップと；前記第３再配線構造体と前記第２半導体チップとの間で、前記第３再配線パターンと前記第２半導体チップとを電気的に連結する第２連結バンプと；前記第３再配線構造体上で、前記第２半導体チップを取り囲む第２モールディング層と；を含み、前記第１再配線絶縁層の前記上面は、前記第２再配線絶縁層の前記下面に直接接触し、前記第１再配線ビアは、前記下部再配線パッドに直接接触し、前記第１再配線ビアは、前記第１再配線絶縁層の前記上面に隣接するほど幅が狭くなるテーパー状を有し、前記下部再配線パッドは、断面視において長方形状を有する、半導体パッケージを提供する。
【発明の効果】
【０００８】
本発明の例示的な実施形態によれば、少なくとも１つの半導体チップを含むサブパッケージが第１再配線構造体に直接連結されるので、アンダーフィル工程の不良による半導体パッケージの信頼性の低下を防止することができ、半導体パッケージの厚みを減らし、半導体パッケージの小型化を図ることができる。
【図面の簡単な説明】
【０００９】
本発明の例示的な実施形態による半導体パッケージを示す断面図である。
図１の「ＥＸ１」で表された領域を拡大して示す拡大図である。
図１の「ＥＸ２」で表された領域を拡大して示す拡大図である。
本発明の例示的な実施形態による半導体パッケージを示す断面図である。
本発明の例示的な実施形態による半導体パッケージを示す断面図である。
図５の「ＥＸ３」で表された領域を拡大して示す拡大図である。
本発明の例示的な実施形態による半導体パッケージを示す断面図である。
本発明の例示的な実施形態による半導体パッケージを示す断面図である。
本発明の例示的な実施形態による半導体パッケージを示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、添付した図面を参照して、本発明の実施形態について詳細に説明する。図面上の同一構成要素に対しては同一参照符号を使用し、それらに係わる重複説明は省略する。
（【００１１】以降は省略されています）

関連特許