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公開番号2024073358
公報種別公開特許公報(A)
公開日2024-05-29
出願番号2023142079
出願日2023-09-01
発明の名称半導体素子及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人,個人
主分類H01L 21/768 20060101AFI20240522BHJP(基本的電気素子)
要約【課題】電気的特性及び信頼性が向上された半導体素子を提供する。
【解決手段】本発明は半導体素子及びその製造方法に関し、さらに詳細には、基板上に互いに隣接する第1活性パターンと、前記第1活性パターン上に各々提供された互いに隣接する第1ソース/ドレインパターンと、前記第1活性パターンを横切る第1分離構造体及び第2分離構造体であり、互いに隣接する前記第1ソース/ドレインパターンが当該第1及び第2分離構造体の間に介在される、第1及び第2分離構造体と、互いに隣接する前記第1ソース/ドレインパターン間の第1貫通ビアと、前記第1貫通ビア上に提供され、前記第1貫通ビアと電気的に連結される第1パワー配線と、前記基板の底面上のパワー伝送ネットワーク層と、前記パワー伝送ネットワーク層と前記第1貫通ビアとの間の第1下部貫通ビアと、を含む。
【選択図】図5F
特許請求の範囲【請求項１】
基板上に互いに隣接する第１活性パターンと、
前記第１活性パターン上に各々提供された互いに隣接する第１ソース／ドレインパターンと、
前記第１活性パターンを横切る第１分離構造体及び第２分離構造体であり、互いに隣接する前記第１ソース／ドレインパターンが当該第１及び第２分離構造体の間に介在される、第１及び第２分離構造体と、
互いに隣接する前記第１ソース／ドレインパターンの間の第１貫通ビアと、
前記第１貫通ビア上に提供され、前記第１貫通ビアと電気的に連結される第１パワー配線と、
前記基板の底面上のパワー伝送ネットワーク層と、
前記パワー伝送ネットワーク層と前記第１貫通ビアとの間の第１下部貫通ビアと、を含む半導体素子。
続きを表示（約 1,200 文字）【請求項２】
前記基板の上の第２活性パターンと、
前記第２活性パターン上に提供された第２ソース／ドレインパターンと、をさらに含み、
前記第２ソース／ドレインパターンは、前記第１及び第２分離構造体の間に介在され、
前記第２ソース／ドレインパターンは、前記第１ソース／ドレインパターンのうちの１つに隣接し、
前記第１貫通ビアは、前記第２ソース／ドレインパターンと前記第１ソース／ドレインパターンのうちの前記１つ間の領域から離隔される請求項１に記載の半導体素子。
【請求項３】
前記領域上に提供された配線をさらに含み、
前記配線は、前記パワー配線と同一なレベルに提供される請求項２に記載の半導体素子。
【請求項４】
前記基板上に互いに隣接する第２活性パターンと、
前記第２活性パターン上に各々提供された互いに隣接する第２ソース／ドレインパターンであり、前記第１及び第２分離構造体の間に介在される第２ソース／ドレインパターンと、
互いに隣接する前記第２ソース／ドレインパターンの間の第２貫通ビアと、
前記第２貫通ビア上に提供され、前記第２貫通ビアと電気的に連結される第２パワー配線と、
前記パワー伝送ネットワーク層と前記第２貫通ビアとの間の第２下部貫通ビアと、をさらに含む請求項１に記載の半導体素子。
【請求項５】
前記パワー伝送ネットワーク層は、前記第１及び第２パワー配線のうちの１つにソース電圧を印加するように構成され、
前記パワー伝送ネットワーク層は、前記第１及び第２パワー配線のうちの他の１つにドレイン電圧を印加するように構成される請求項４に記載の半導体素子。
【請求項６】
前記第１貫通ビアの上部は、第１幅を有し、
前記第１貫通ビアの中心部は、第２幅を有し、
前記第１貫通ビアの下部は、第３幅を有し、
前記第１幅は、前記第１ソース／ドレインパターンの間の間隔より大きく、
前記第３幅は、前記第１ソース／ドレインパターンの間の間隔より小さい請求項１に記載の半導体素子。
【請求項７】
前記第２幅は、前記第１ソース／ドレインパターンの間の間隔と実質的に同一である請求項６に記載の半導体素子。
【請求項８】
前記第１貫通ビアの幅は、前記基板の底面に近くなるほど、減少し、
前記第１下部貫通ビアの幅は、前記基板の前記底面に近くなるほど、増加する請求項１に記載の半導体素子。
【請求項９】
前記第１貫通ビアは、前記第１及び第２分離構造体の間に介在される請求項１に記載の半導体素子。
【請求項１０】
各々の前記第１活性パターン上に提供された複数の半導体パターンをさらに含み、
前記複数の半導体パターンは、互いに離隔されて積層されている請求項１に記載の半導体素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に関し、さらに詳細には電界効果トランジスタを含む半導体素子及びその製造方法に関するものである。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
半導体素子はＭＯＳ電界効果トランジスタ（ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ）で構成された集積回路を含む。半導体素子のサイズ及びデザインルール（Ｄｅｓｉｇｎｒｕｌｅ）がだんだん縮小されるにつれ、ＭＯＳ電界効果トランジスタのサイズ縮小（ｓｃａｌｅｄｏｗｎ）もますます加速化されている。ＭＯＳ電界効果トランジスタのサイズ縮小に応じて半導体素子の動作特性が低下され得る。したがって、半導体素子の高集積化による限界を克服しながら、より優れた性能の半導体素子を形成するための様々な方法が研究されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１０，７００，２０７Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は電気的特性及び信頼性が向上された半導体素子を提供することにある。
【０００５】
本発明が解決しようとする他の課題は電気的特性及び信頼性が向上された半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の概念による半導体素子は、基板上に互いに隣接する第１活性パターンと、前記第１活性パターン上に各々提供された互いに隣接する第１ソース／ドレインパターンと、前記第１活性パターンを横切る第１分離構造体及び第２分離構造体であり、互いに隣接する前記第１ソース／ドレインパターンが当該第１及び第２分離構造体の間に介在される、第１及び第２分離構造体と、互いに隣接する前記第１ソース／ドレインパターンの間の第１貫通ビアと、前記第１貫通ビア上に提供され、前記第１貫通ビアと電気的に連結される第１パワー配線と、前記基板の底面上のパワー伝送ネットワーク層と、前記パワー伝送ネットワーク層と前記第１貫通ビアとの間の第１下部貫通ビアと、を含むことができる。
【０００７】
本発明の他の概念による半導体素子は、基板の上の複数のパワー配線であり、当該複数のパワー配線は第１方向に沿って配列され、当該複数のパワー配線は第２方向に互いに平行にされる、複数のパワー配線と、前記基板上に二次元的に配置された複数のロジックセルと、前記基板上に前記第１方向に沿って配列された複数のタブセルと、前記基板下のパワー伝送ネットワーク層と、を含むことができる。前記複数のタブセルは、前記複数のパワー配線に各々電気的に連結される複数の貫通ビアを含み、前記パワー伝送ネットワーク層は、前記貫通ビアを通じて前記複数のパワー配線に電圧を印加するように構成され、前記複数のロジックセルは前記第２方向に沿って配置された複数のゲート電極を含み、前記複数のタブセルの各々の前記第２方向への幅は、前記ゲート電極の間のピッチと同一であるか、或いは前記ピッチの２倍であり得る。
【０００８】
本発明のその他の概念による半導体素子は、基板の上の第１パワー配線及び第２パワー配線であり、当該第１及び第２パワー配線は第１方向に互いに離隔され、当該第１及び第２パワー配線は第２方向に互いに平行に延在される、第１及び第２パワー配線と、前記第１及び第２パワー配線の間のロジックセル及びタブセルであり、前記第２方向に互いに隣接するロジックセル及びタブセルと、前記ロジックセル上の第１活性パターン及び第２活性パターンであり、第１方向に互いに離隔される第１及び第２活性パターンと、前記第１活性パターン上の第１チャンネルパターン及び第１ソース／ドレインパターンと、前記第２活性パターン上の第２チャンネルパターン及び第２ソース／ドレインパターンであり、当該第２ソース／ドレインパターンは前記第１ソース／ドレインパターンと他の導電型を有する、第２チャンネルパターン及び第２ソース／ドレインパターンと、前記第１及び第２チャンネルパターン上のゲート電極と、前記ゲート電極と前記第１及び第２チャンネルパターンの間に介在されたゲート絶縁膜と、前記ゲート電極の側壁上のゲートスペーサーと、前記ゲート電極の上面上のゲートキャッピングパターンと、前記第１及び第２ソース／ドレインパターン及び前記ゲートキャッピングパターンを覆う層間絶縁膜と、前記層間絶縁膜を貫通して前記第１及び第２ソース／ドレインパターンの各々に電気的に連結される活性コンタクトと、前記活性コンタクトと各々の前記第１及び第２ソース／ドレインパターンの間に介在された金属－半導体化合物層と、前記層間絶縁膜及び前記ゲートキャッピングパターンを貫通して、前記ゲート電極と電気的に連結されるゲートコンタクトと、前記タブセルの前記第２方向に対向する両境界上に各々提供された第１分離構造体及び第２分離構造体と、前記タブセル上の第１貫通ビア及び第２貫通ビアであり、当該第１及び第２貫通ビアはそれぞれ前記第１及び第２パワー配線と電気的に連結され、当該第１及び第２貫通ビアの各々は前記第１及び第２分離構造体の間に介在される、第１及び第２貫通ビアと、前記基板の底面上に提供されたパワー伝送ネットワーク層と、前記パワー伝送ネットワーク層と前記第１及び第２貫通ビアの間に各々提供された第１下部貫通ビア及び第２下部貫通ビアと、を含むことができる。
【０００９】
本発明のその他の概念による半導体素子の製造方法は、基板上に活性パターンを形成することと、前記活性パターン上に第１方向に延びる犠牲パターンを形成することと、互いに隣接する前記犠牲パターンの間にソース／ドレインパターンを形成することと、前記犠牲パターン及び前記ソース／ドレインパターンを覆う層間絶縁膜を形成することと、前記犠牲パターンを各々ゲート電極で置換することと、前記ゲート電極の中で互いに隣接する一対のゲート電極を各々貫通する第１分離構造体及び第２分離構造体を形成することと、前記第１及び第２分離構造体の間に貫通ビアを形成することと、前記貫通ビア上にパワー配線を形成することと、前記基板の底面上に平坦化工程を遂行することと、前記基板の前記底面から前記貫通ビアまで延びる下部貫通ビアを形成することと、前記基板の前記底面上にパワー伝送ネットワーク層を形成することと、を含むことができる。
【発明の効果】
【００１０】
本発明による半導体素子はパワータブセルの幅をゲート電極のピッチと実質的に同一に提供することができる。したがって、ロジックダイ内にロジックセルが配置されることができる面積がさらに増加することができ、結果的に素子の集積度を向上させることができる。
（【００１１】以降は省略されています）

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