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公開番号2025131156
公報種別公開特許公報(A)
公開日2025-09-09
出願番号2024028709
出願日2024-02-28
発明の名称DC-DCコンバータ
出願人ダイヤゼブラ電機株式会社
代理人個人
主分類H02M 3/28 20060101AFI20250902BHJP(電力の発電,変換,配電)
要約【課題】DABコンバータにおいて、2つのフルブリッジ回路とで印加電圧が異なる場合に、ZVS動作を確保しつつ、電力損失を低減する技術を提供する。
【解決手段】このDC-DCコンバータは、2つのフルブリッジ回路がトランスおよびインダクタを介して接続された構成である。制御回路は、2つのフルブリッジ回路それぞれの2つのレグが有する2つのスイッチング素子をソフトスイッチング制御する。各スイッチング素子は、寄生容量、または、並列接続された外付けのキャパシタを含む。制御回路は、各レグの有する2つのスイッチング素子の切り替えタイミングにおいてデッドタイムを設ける。ゼロクロス点の前後の切替タイミングにおけるインダクタ電流I_Lの値はそれぞれ、スイッチングを行う側のフルブリッジ回路への印加電圧に基づいて設定される。これにより、ZVS動作を確保しつつ、ダイオードの無駄な導通時間を低減し、電力損失を低減する。
【選択図】図12
特許請求の範囲【請求項１】
２つのスイッチング素子を含むレグを２つ有する１次側フルブリッジ回路と、
２つのスイッチング素子を含むレグを２つ有する２次側フルブリッジ回路と、
前記１次側フルブリッジ回路に接続された１次側巻線と、前記２次側フルブリッジ回路に接続され、前記１次側巻線と磁気結合する２次側巻線とを有するトランスと、
前記１次側巻線または前記２次側巻線に直列接続されたインダクタンス成分と、
前記１次側フルブリッジ回路および前記２次側フルブリッジ回路それぞれの前記スイッチング素子をソフトスイッチング制御する制御回路と、
を備え、
前記１次側フルブリッジ回路および前記２次側フルブリッジ回路の有する前記スイッチング素子は、いずれも、寄生容量であるキャパシタ、または、並列接続された外付けのキャパシタを含み、
前記制御回路は、
前記レグのそれぞれについて、２つの前記スイッチング素子のオンオフを切り替える切り替えタイミングにおいて、前記レグの２つの前記スイッチング素子の両方がオフとなるデッドタイムを設け、
前記トランスおよび前記インダクタンス成分の等価インダクタに流れるインダクタ電流の極性が反転するゼロクロス点の直前の前記切り替えタイミングである第１切り替えタイミングにおいて、前記１次側フルブリッジ回路の前記レグの前記スイッチング素子のオンオフを切り替え、
前記ゼロクロス点の直後の前記切り替えタイミングである第２切り替えタイミングにおいて、前記２次側フルブリッジ回路の前記レグの前記スイッチング素子のオンオフを切り替え、
前記第１切り替えタイミングにおける前記インダクタ電流の値の絶対値は、少なくとも前記１次側フルブリッジ回路への印加電圧に基づいて設定され、
前記第２切り替えタイミングにおける前記インダクタ電流の値の絶対値は、少なくとも前記２次側のフルブリッジ回路への印加電圧に基づいて設定される、ＤＣ－ＤＣコンバータ。
続きを表示（約 1,700 文字）【請求項２】
請求項１に記載のＤＣ－ＤＣコンバータであって、
前記第１切り替えタイミングにおける前記インダクタ電流の値の絶対値は、前記等価インダクタに蓄積されるエネルギーが、前記第１切り替えタイミングにおいてオンオフを切り替える２つの前記スイッチング素子の含む２つの前記キャパシタに蓄積されるエネルギー以上となるように設定される、ＤＣ－ＤＣコンバータ。
【請求項３】
請求項２に記載のＤＣ－ＤＣコンバータであって、
前記第１切り替えタイミングにおける前記インダクタ電流の値をＩ
Ｌ１
、前記１次側フルブリッジ回路の入力電圧をＶｘ、前記第１切り替えタイミングにおいてオンオフを切り替える２つの前記スイッチング素子の含む２つの前記キャパシタのキャパシタンスをそれぞれＣ
１
、前記等価インダクタのインダクタンスをＬ、補正係数をαで示した場合、
TIFF
2025131156000022.tif
25
166
を満たす、ＤＣ－ＤＣコンバータ。
【請求項４】
請求項２に記載のＤＣ－ＤＣコンバータであって、
前記第１切り替えタイミングにおける前記インダクタ電流の値をＩ
Ｌ１
、前記１次側フルブリッジ回路の入力電圧をＶｘ、前記２次側フルブリッジ回路の入力電圧をＶｙ、前記第１切り替えタイミングにおいてオンオフを切り替える２つの前記スイッチング素子の含む２つの前記キャパシタのキャパシタンスをそれぞれＣ
１
、前記等価インダクタのインダクタンスをＬ、補正係数をαで示した場合、
TIFF
2025131156000023.tif
25
166
を満たす、ＤＣ－ＤＣコンバータ。
【請求項５】
請求項１ないし請求項４のいずれか一項に記載のＤＣ－ＤＣコンバータであって、
前記第２切り替えタイミングにおける前記インダクタ電流の値の絶対値は、前記等価インダクタに蓄積されるエネルギーが、前記第２切り替えタイミングにおいてオンオフを切り替える２つの前記スイッチング素子の含む２つの前記キャパシタに蓄積されるエネルギー以上となるように設定される、ＤＣ－ＤＣコンバータ。
【請求項６】
請求項５に記載のＤＣ－ＤＣコンバータであって、
前記第２切り替えタイミングにおける前記インダクタ電流の値をＩ
Ｌ２
、前記２次側フルブリッジ回路の入力電圧をＶｙ、前記第２切り替えタイミングにおいてオンオフを切り替える２つの前記スイッチング素子の含む２つの前記キャパシタのキャパシタンスをそれぞれＣ
２
、前記等価インダクタのインダクタンスをＬ、補正係数をαで示した場合、
TIFF
2025131156000024.tif
25
166
を満たす、ＤＣ－ＤＣコンバータ。
【請求項７】
請求項５に記載のＤＣ－ＤＣコンバータであって、
前記第２切り替えタイミングにおける前記インダクタ電流の値をＩ
Ｌ２
、前記１次側フルブリッジ回路の入力電圧をＶｘ、前記２次側フルブリッジ回路の入力電圧をＶｙ、前記第２切り替えタイミングにおいてオンオフを切り替える２つの前記スイッチング素子の含む２つの前記キャパシタのキャパシタンスをそれぞれＣ
２
、前記等価インダクタのインダクタンスをＬ、補正係数をαで示した場合、
TIFF
2025131156000025.tif
25
166
を満たす、ＤＣ－ＤＣコンバータ。
【請求項８】
請求項１ないし請求項４のいずれか一項に記載のＤＣ－ＤＣコンバータであって、
前記第１切り替えタイミングの前記デッドタイムと、前記第２切り替えタイミングの前記デッドタイムとは、異なる、ＤＣ－ＤＣコンバータ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ＤＣ－ＤＣコンバータに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
ＤＣ－ＤＣコンバータなどの電力変換装置では、スイッチング損失を低減して、高効率で電力伝送を行うため、また、ノイズを低減して、スイッチングサージを抑えて、耐圧の低い安価な素子を用いるために、ゼロボルトスイッチング（以下、ＺＶＳと言う）が用いられている。
【０００３】
特許文献１には、ＤＡＢ（デュアルアクティブブリッジ）コンバータの１次側と２次側とで電圧不均衡である場合に、スイッチング時の電流（インダクタ電流）を一定以上に保つことによって簡易な制御でＺＶＳ動作を行い、かつ、スイッチング損失を低減する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
特開２０２０－５３３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この方法では、１次側のスイッチング時の電流値と、２次側のスイッチング時の電流値とを一致させることで、損失を平衡化させるようにＤＡＢを駆動していた。しかしながら、この方法では、インダクタ電流の実効値が大きくなってしまうという欠点がある。インダクタ電流が大きい場合、インダクタやトランスにおける銅損や、スイッチング素子の導通損失が増加する。また、大きなインダクタ電流が流れる中スイッチング素子がターンオフする際に高ｄｖ／ｄｔとなり、スイッチング損失が増加する懸念もある。
【０００６】
スイッチング素子の並列キャパシタへの充放電エネルギーは、フルブリッジ回路に印加される直流電圧によって変動する。このため、１次側のフルブリッジ回路と２次側のフルブリッジ回路とで印加電圧が異なる場合には、それぞれのフルブリッジ回路に対してインダクタ電流を別個に設定した方が、電力損失が低減し、全体的な効率が向上することが考えられる。
【０００７】
そこで、本発明は、ＤＡＢコンバータにおいて、１次側のフルブリッジ回路と２次側のフルブリッジ回路とで印加電圧が異なる場合に、ＺＶＳ動作を確保しつつ、電力損失を低減する技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本願の第１発明は、２つのスイッチング素子を含むレグを２つ有する１次側フルブリッジ回路と、２つのスイッチング素子を含むレグを２つ有する２次側フルブリッジ回路と、前記１次側フルブリッジ回路に接続された１次側巻線と、前記２次側フルブリッジ回路に接続され、前記１次側巻線と磁気結合する２次側巻線とを有するトランスと、前記１次側巻線または前記２次側巻線に直列接続されたインダクタンス成分と、前記１次側フルブリッジ回路および前記２次側フルブリッジ回路それぞれの前記スイッチング素子をソフトスイッチング制御する制御回路と、を備え、前記１次側フルブリッジ回路および前記２次側フルブリッジ回路の有する前記スイッチング素子は、いずれも、寄生容量であるキャパシタ、または、並列接続された外付けのキャパシタを含み、前記制御回路は、前記レグのそれぞれについて、２つの前記スイッチング素子のオンオフを切り替える切り替えタイミングにおいて、前記レグの２つの前記スイッチング素子の両方がオフとなるデッドタイムを設け、前記トランスおよび前記インダクタンス成分の等価インダクタに流れるインダクタ電流の極性が反転するゼロクロス点の直前の前記切り替えタイミングである第１切り替えタイミングにおいて、前記１次側フルブリッジ回路の前記レグの前記スイッチング素子のオンオフを切り替え、前記ゼロクロス点の直後の前記切り替えタイミングである第２切り替えタイミングにおいて、前記２次側フルブリッジ回路の前記レグの前記スイッチング素子のオンオフを切り替え、前記第１切り替えタイミングにおける前記インダクタ電流の値の絶対値は、前記１次側フルブリッジ回路への印加電圧に基づいて設定され、前記第２切り替えタイミングにおける前記インダクタ電流の値の絶対値は、前記２次側のフルブリッジ回路への印加電圧に基づいて設定される。
【０００９】
本願の第２発明は、第１発明のＤＣ－ＤＣコンバータであって、前記第１切り替えタイミングにおける前記インダクタ電流の値の絶対値は、前記等価インダクタに蓄積されるエネルギーが、前記第１切り替えタイミングにおいてオンオフを切り替える２つの前記スイッチング素子の含む２つの前記キャパシタに蓄積されるエネルギー以上となるように設定される。
【００１０】
本願の第３発明は、第２発明のＤＣ－ＤＣコンバータであって、前記第１切り替えタイミングにおける前記インダクタ電流の値をＩ
Ｌ１
、前記１次側フルブリッジ回路の入力電圧をＶｘ、前記第１切り替えタイミングにおいてオンオフを切り替える２つの前記スイッチング素子の含む２つの前記キャパシタのキャパシタンスをそれぞれＣ
１
、前記等価インダクタのインダクタンスをＬ、補正係数をαで示した場合、
TIFF
2025131156000002.tif
25
166
を満たす。
（【００１１】以降は省略されています）

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