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公開番号2025115725
公報種別公開特許公報(A)
公開日2025-08-07
出願番号2024010331
出願日2024-01-26
発明の名称信号処理装置及び方法
出願人日本電気株式会社
代理人個人,個人
主分類G06F 17/14 20060101AFI20250731BHJP(計算;計数)
要約【課題】回路全体の回路規模や消費電力の増大を抑制又は低減可能とする。
【解決手段】信号処理装置は、データ表現形式として2の補数表現により表現されたDビット(DはD≧3なる正整数)のデータに対して演算処理を行う演算処理部と、データ表現形式として第2の表現形式により表現されたDビットのデータに対して記憶処理を行う記憶処理部と、を備え、前記第2の表現形式は、データ値が正または0の場合は、前記2の補数表現と同一であり、データ値が負の場合は、前記2の補数表現において、符号を示す最上位ビットと、最下位ビットから上位側に並ぶNビット(ただし、Nは、N≦D-2なる正整数)を除く(D-N-1)ビットを反転した表現形式である。
【選択図】図4
特許請求の範囲【請求項１】
データ表現形式として２の補数表現により表現されたＤビット（ＤはＤ≧３なる正整数）のデータに対して演算処理を行う演算処理部と、
データ表現形式として第２の表現形式により表現されたＤビットのデータに対して記憶処理を行う記憶処理部と、
を備え、
前記第２の表現形式は、
データ値が正または０の場合は、前記２の補数表現と同一であり、
データ値が負の場合は、前記２の補数表現において、
符号を示す最上位ビットと、最下位ビットから上位側に並ぶＮビット（ただし、Ｎは、Ｎ≦Ｄ－２なる正整数）を除く（Ｄ－Ｎ－１）ビットを反転した表現形式である、ことを特徴とする、信号処理装置。
続きを表示（約 3,200 文字）【請求項２】
Ｄビットのデータを入力し、前記最下位ビットから上位側に並ぶＭビット（Ｍは、１≦Ｍ≦Ｎなる正整数）の全てを予め定められた固定値に設定して出力する下位ビットマスク回路を備えている、ことを特徴とする請求項１記載の信号処理装置。
【請求項３】
前記記憶処理部が、
第１の順序で入力した複数のデータを第２の順序に並べ替えるデータ並べ替え処理部を備え、
前記データ並べ替え処理部は、
記憶回路と、
第１のアドレス順序と第２のアドレス順序の一方に従って前記記憶回路に複数のデータの書き込みを行う第１の制御部と、
前記第１のアドレス順序と前記第２のアドレス順序の一方に従って前記記憶回路に書き込みが行われた前記複数のデータを、前記第１のアドレス順序と前記第２のアドレス順序の他方に従って前記記憶回路から読み出しを行う第２の制御部と、
を備えている、ことを特徴とする請求項１記載の信号処理装置。
【請求項４】
前記記憶処理部において、
前記記憶回路は、前記複数のデータを複数サイクル分格納する複数の記憶素子を備え、
前記第１のアドレス順序は、前記複数の記憶素子に同時に供給される複数のアドレスが互いに異なり、
前記第２のアドレス順序は、前記複数の記憶素子に同時に供給される複数のアドレスが同一である、ことを特徴とする請求項３記載の信号処理装置。
【請求項５】
前記演算処理部が、
バタフライ演算処理を行うバタフライ演算処理部と、
ひねり乗算処理を行うひねり乗算処理部と、
を備え、
前記記憶処理部が、
前記２の補数表現の複数のデータを入力し、前記入力した複数のデータを前記２の補数表現から前記第２の表現形式へ変換して出力する第１の変換部と、
前記第１の変換部から出力された前記第２の表現形式の前記複数のデータを入力し振り分け処理を行う第１のデータ振り分け部と、
前記第１のデータ振り分け部で振り分けられた前記第２の表現形式の複数のデータは、前記第１の制御部からのアドレスで前記複数の記憶素子に書き込まれ、
前記第２の制御部からのアドレスに従って前記複数の記憶素子から読み出された前記第２の表現形式の複数のデータを入力し振り分け処理を行う第２のデータ振り分け部と、
前記第２のデータ振り分け部で振り分けられた前記第２の表現形式の複数のデータを入力し、前記入力した前記第２の表現形式の複数のデータを前記２の補数表現に変換して出力する第２の変換部と、
をさらに含む、ことを特徴とする請求項４記載の信号処理装置。
【請求項６】
ｎ×ｎポイント高速フーリエ変換又は逆高速フーリエ変換を行う信号処理装置であって、
第１乃至第３のデータ並べ替え処理部と、
第１及び第２のバタフライ演算処理部と、
データにひねり係数を乗算する処理を行うひねり乗算処理部と、
を備え、
前記第１のデータ並べ替え処理部は、
逐次順序で並列に入力されるｎ個のデータをｎサイクル分入力し、ビットリバース順序に並べ替え、前記ビットリバース順序に並べ替えたデータを、ｎ個並列にｎサイクル分出力し、
前記第１のバタフライ演算処理部は、
前記第１のデータ並べ替え処理部から並列に出力されるｎ個のデータのバタフライ演算を行い、前記バタフライ演算の結果のｎ個のデータを並列に出力し、
前記第２のデータ並べ替え処理部は、前記第１のバタフライ演算処理部から逐次順序で並列に出力されるｎ個のデータをｎサイクル分入力し、前記ビットリバース順序に並べ替え、前記ビットリバース順序に並べ替えたデータを、ｎ個並列にｎサイクル分出力し、
前記ひねり乗算処理部は、前記第２のデータ並べ替え処理部から出力されるデータに対して対応するひねり係数を乗算し、
前記第２のバタフライ演算処理部は、前記ひねり乗算処理部から出力されるｎ個のデータのバタフライ演算を行い、前記バタフライ演算の結果のｎ個のデータを並列に出力し、
前記第３のデータ並べ替え処理部は、前記第２のバタフライ演算処理部から前記ビットリバース順序で並列に出力されるｎ個のデータをｎサイクル分入力し、前記逐次順序のデータに並べ替え、前記逐次順序に並べ替えたデータを、ｎ個並列にｎサイクル分出力し、
前記第１及び第２のバタフライ演算処理部と前記ひねり乗算処理部は、前記２の補数表現により表現されたデータに対して演算処理を行い、
前記第１乃至第３のデータ並べ替え処理部は、第２の表現形式により表現された複数のデータの順序の並べ替えを行い、
前記第２の表現形式は、
データ値が正または０の場合は、
２の補数表現と同一であり、
データ値が負の場合は、
前記２の補数表現に対して、符号を示す最上位ビットと最下位ビットから上位側に並ぶ第１の数分のビットを除き、前記最上位ビットと前記最下位ビットから上位側に並ぶ所定数のビットの間のビットを反転した表現形式である、信号処理装置。
【請求項７】
前記第１乃至第３のデータ並べ替え処理部は、それぞれ、
前記ｎ個のデータをｎサイクル分格納するｎ個の記憶素子を備えた記憶回路と、
第１のアドレス順序と第２のアドレス順序の一方に従って、前記ｎ個の前記記憶素子へｎ個のデータをｎサイクル分書き込む制御を行う第１の制御部と、
前記第１のアドレス順序と第２のアドレス順序の一方に従って前記ｎ個の記憶素子に書き込みが行われたｎサイクル分のｎ個のデータを、前記第１のアドレス順序と前記第２のアドレス順序の他方に従って前記ｎ個の記憶素子から読み出す制御を行う第２の制御部と、
を備え、
前記第１のアドレス順序は、前記サイクルにおいて、前記複数の記憶素子に供給されるアドレスが互いに異なり、
前記第２のアドレス順序は、前記サイクルにおいて、前記複数の記憶素子に供給されるアドレスが同一である、ことを特徴とする請求項６記載の信号処理装置。
【請求項８】
前記第１の制御部と前記第２の制御部は、前記ｎサイクル毎に、前記第１のアドレス順序と前記第２のアドレス順序を交互に切り替える、ことを特徴とする請求項７記載の信号処理装置。
【請求項９】
前記第１及び第２のバタフライ演算処理部と前記ひねり乗算処理部の少なくとも一つが、
データの前記最下位ビットから上位側に並ぶ第２の数分の下位ビット（前記第２の数は、１以上且つ前記第１の数以下）の全てを予め定められた固定値に設定して出力する下位ビットマスク回路を備えている、ことを特徴とする請求項６記載の信号処理装置。
【請求項１０】
データ表現形式として２の補数表現により表現されたＤビット（ＤはＤ≧３なる正整数）のデータに対して演算処理を行い、
データ表現形式として第２の表現形式により表現されたＤビットのデータに対して記憶処理を行い、
前記第２の表現形式は、
データ値が正または０の場合は、前記２の補数表現と同一であり、
データ値が負の場合は、前記２の補数表現において、
符号を示す最上位ビットと、最下位ビットから上位側に並ぶＮビット（ただし、Ｎは、Ｎ≦Ｄ－２なる正整数）を除く（Ｄ－Ｎ－１）ビットを反転した表現形式である、ことを特徴とする信号処理方法。

発明の詳細な説明【技術分野】
【０００１】
本開示は、信号処理装置及び方法に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
デジタル信号処理において重要な処理の１つとして、高速フーリエ変換（Fast Fourier Transform、以下「ＦＦＴ」と略記）処理がある。また、例えば、無線通信や有線通信における信号伝送中の波形歪みを補償する技術として、周波数領域等化（Frequency domain equalization：ＦＤＥ）技術が知られている。
【０００３】
周波数領域等化では、まず、高速フーリエ変換により時間領域上の信号データが周波数領域上のデータに変換される。次に、等化のためのフィルタ処理が行われる。そして、フィルタ処理後のデータは、逆高速フーリエ変換（Inverse ＦＦＴ、以下「ＩＦＦＴ」と略記）により時間領域上の信号データに再変換される。上記によって、元の時間領域上の信号の波形歪みが補償される。以降、ＦＦＴとＩＦＦＴを区別しないときは、「ＦＦＴ／ＩＦＦＴ」と表記する。
【０００４】
一般に、ＦＦＴ／ＩＦＦＴ処理では、「バタフライ演算」が用いられる。例えば参考文献１には、バタフライ演算を用いたＦＦＴ装置等について記載されている。参考文献１には、後述の「ひねり乗算」、すなわち、ひねり係数（twiddle coefficient又はtwiddle factor）を用いた乗算についても記載されている。
【０００５】
また、例えば参考文献２には、効率的なＦＦＴ／ＩＦＦＴ処理方式として、Cooley-Tukeyによるバタフライ演算が記載されている。しかし、ポイント数の大きいCooley-TukeyによるＦＦＴ／ＩＦＦＴは回路が複雑になる。そのため、ＦＦＴ／ＩＦＦＴ処理は、例えば参考文献３に記載されたPrime Factor法に基づいて、２つの小さなＦＦＴ／ＩＦＦＴに分解して行われる。
【０００６】
図１８には、Prime Factor法を利用して２段階の基数８のバタフライ処理に分解された、６４ポイントＦＦＴのデータフロー５００が示されている。データフロー５００は、データ並べ替え処理部５０１、バタフライ演算処理部５０２、５０３からなる延べ１６回の基数８のバタフライ演算処理、及び、ひねり係数｛Wk｝（W=exp(-2πj/N）, j2=-1)を乗算するひねり乗算処理部５０４を含む（図１８では、ひねり係数は(W0, W1,…,W７),…,(W0, W７,…,W49)）。
【０００７】
図１８に示すデータフロー５００では、入力された時間領域のデータｘ(n)（n＝0，1，・・・，63）が、ＦＦＴ処理により、周波数領域の信号Ｘ(k)（k＝0，1，・・・，63）にフーリエ変換される。なお、図１８では、一部のデータフローの図示は省略されている。図１８に示すデータフロー５００は、ＩＦＦＴ処理を行う場合であっても、基本構成は同じである。
【０００８】
ＦＦＴのポイント数が大きい場合、図１８に示すデータフロー５００のすべてを、回路で実現すると、膨大な規模となる。そのため、ＦＦＴのポイント数が大きい場合、一般的に、必要な処理性能に応じて、データフローの一部分の処理を実現する回路を繰り返し使用することで、ＦＦＴ処理の全体を実現する方法が採られる。
【０００９】
例えば、図１８のデータフローにおいて、８個のデータに対して並列に（以降、単に「８データ並列で」という。）ＦＦＴ処理を行うＦＦＴ装置を物理的な回路として作成した場合、合計８回の繰り返し処理により６４ポイントＦＦＴ処理を実現することができる。
【００１０】
８回の繰り返し処理は、８個のデータに対して行われる部分データフロー５０５ａ～５０５ｈの、それぞれにあたる処理が順に行われるものであり、具体的には、次のように行われる。すなわち、
１回目には、部分データフロー５０５ａにあたる処理が、
２回目には、部分データフロー５０５ｂにあたる処理が、
３回目には、部分データフロー５０５ｃ（図示せず）にあたる処理が、
それぞれ行われる。以降同様に、８回目の部分データフロー５０５ｈにあたる処理までが順にそれぞれ行われる。以上の処理により、６４ポイントＦＦＴ処理が実現される。
（【００１１】以降は省略されています）

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