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公開番号2025113986
公報種別公開特許公報(A)
公開日2025-08-04
出願番号2025005846
出願日2025-01-16
発明の名称デュアルタイミング回路
出願人ザ・ボーイング・カンパニー,The Boeing Company
代理人園田・小林弁理士法人
主分類G06F 11/07 20060101AFI20250728BHJP(計算;計数)
要約【課題】故障を検出するとプロセッサをリセットするように設定され、第1のタイムアウト持続時間を有するように設定された起動回路を含むデュアルタイミング回路を提供する。
【解決手段】デュアルタイミング回路が故障の自動修正を促進する方法であって、第1のタイムアウト持続時間を有するように設定された起動回路は、電源投入後に第1のタイムアウト持続時間内にプロセッサによるブートロードを完了できなかったことに応答して、リセット信号をアサートするように動作する。第2のタイムアウト持続時間を有するように設定された動作回路は、第2のタイムアウト持続時間内にプロセッサからストローブ信号を受信できなかったことに応答して、リセット信号をアサートするように動作する。
【選択図】図4
特許請求の範囲【請求項１】
故障を検出するとプロセッサ（１１０）をリセットするように設定されたデュアルタイミング回路（１００）であって、
第１のタイムアウト持続時間を有するように設定された起動回路（１１１）であって、電源投入後に前記第１のタイムアウト持続時間内に前記プロセッサ（１１０）によるブートロードを完了できなかったことに応答して、リセット信号（１２１）をアサートするように動作する起動回路（１１１）、及び
第２のタイムアウト持続時間を有するように設定された動作回路（１１３）であって、前記第２のタイムアウト持続時間内に前記プロセッサ（１１０）からストローブ信号（１２０）を受信できなかったことに応答して、前記リセット信号（１２１）をアサートするように動作する動作回路（１１３）を備える、デュアルタイミング回路（１００）。
続きを表示（約 1,200 文字）【請求項２】
前記起動回路（１１１）は、ハードウェア制御される、請求項１に記載のデュアルタイミング回路（１００）。
【請求項３】
前記動作回路（１１３）は、ソフトウェア制御される、請求項１に記載のデュアルタイミング回路（１００）。
【請求項４】
前記起動回路（１１１）又は前記動作回路（１１３）のいずれかが、前記リセット信号（１２１）をアサートしたことに応答して、前記プロセッサ（１１０）に単一のリセット信号（１２１）をアサートするように更に設定されている、請求項１に記載のデュアルタイミング回路（１００）。
【請求項５】
前記起動回路（１１１）によってアサートされた前記リセット信号（１２１）の源を示すリセットインジケータ信号（１２３）を記憶するように設定された第１のメモリ要素（１１２Ａ）、及び
前記動作回路（１１３）によってアサートされた前記リセット信号（１２１）の源を示す前記リセットインジケータ信号（１２３）を記憶するように設定された第２のメモリ要素（１１２Ｂ）を更に備える、請求項１に記載のデュアルタイミング回路（１００）。
【請求項６】
前記ブートロードが完了し、前記動作回路（１１３）が正しく設定された後に、前記プロセッサ（１１０）が、前記起動回路（１１１）を無効にするように設定されている、請求項１に記載のデュアルタイミング回路（１００）。
【請求項７】
前記プロセッサ（１１０）からの前記ストローブ信号（１２０）は、前記動作回路（１１３）と前記起動回路（１１１）によって共有される、請求項１に記載のデュアルタイミング回路（１００）。
【請求項８】
シリアルインターフェース（１２５）を更に備え、前記第２のタイムアウト持続時間は、前記シリアルインターフェース（１２５）を介して設定されるように設定されている、請求項１に記載のデュアルタイミング回路（１００）。
【請求項９】
前記ストローブ信号（１２０）は、前記動作回路（１１３）と前記起動回路（１１１）の両方に動作可能に提供されるように設定されている、請求項１に記載のデュアルタイミング回路（１００）。
【請求項１０】
故障を検出するとプロセッサ（１１０）をリセットするための方法であって、
第１のタイムアウト持続時間を有するように設定された起動回路（１１１）によって、前記第１のタイムアウト持続時間内に前記プロセッサ（１１０）によるブートロードを完了できなかったことに応答して、リセット信号（１２１）をアサートすること、及び
第２のタイムアウト持続時間を有するように設定された動作回路（１１３）によって、前記第２のタイムアウト持続時間内に前記プロセッサ（１１０）からストローブ信号（１２０）を受信できなかったことに応答して、前記リセット信号（１２１）をアサートすることを含む、方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
[0001] 本開示は、広くは、コンピューティングシステム用の故障修正を提供することに関する。特に、本開示は、プロセッサとマイクロコントローラの起動時及びランタイムの動作を監視及び修正することに関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
[0002] 概して、コンピューティングデバイスは、コンピューティングデバイスの起動及び使用中にいつでも生じ得るエラーに影響を受け易いプロセッサを有する。これらのデバイスのうちの幾つかは、重要度の高い又はミッションが重要な機能を実行するアプリケーションを実行する。例えば、フリートビークルなどの重機を監視するためのアプリケーションを実行するコンピューティングデバイス又は他のコンピューティングデバイスは、高レベルの安全認証（すなわち、設計保証レベル（DAL）A又はB認証）を必要とする。これらのマシンは、プロセッサが故障なしに実行することを確実にするために、デバイスの起動（又は再起動）やソフトウェアアプリケーションのランタイムの進行を監視するべく、内部又は外部の監視回路を使用し得る。
【０００３】
[0003] 外部の監視回路は、内部のソリューションよりも好ましい。外部のソリューションと比較して、内部の監視回路は、ブートロードプロセス中に発生する故障を確実に監視し、修正する能力が低い。既存の外部のソリューションは、シングルタイミング集積回路（IC）又はフィールドプログラマブルゲートアレイ及び／若しくは結合プログラマブル論理デバイス（FPGA／CPLD）のいずれかを採用する。
【０００４】
[0004] シングルディスクリートICは、起動時の動作（ハードウェア）又はランタイム動作（ソフトウェア）のいずれかを監視するのに役立ち得るが、両方は監視できない。両者のタイムアウト要件はかなり異なるため、シングルディスクリートICは十分でない。もう１つの問題は、ディスクリートICが、起動時又はランタイム中のいずれかにおける故障に際して、リセット源（すなわち、故障の原因）を記憶できないということである。更に、ディスクリートICは、タイムアウトの入力ピンを個別に設定できるので、同じディスクリートICの２つのユニットを採用することは２つの問題を有する。第１の問題は、これらの入力が、マイクロコントローラ／プロセッサから設定されることが必要であり、この実装は、動作専用のピンの数が多くなることを必要とする。第２の問題は、この種の実装が、信頼性問題を提示することである。
【０００５】
[0005] CPLD／FPGAを使用することで、起動時又はランタイムのデュアルタイミング監視が実現され得る。しかし、CPLD／FPGAは、幾つかのコンピューティングデバイス（例えば、フリートビークルなどの重機；設計保証レベルA（DAL A））用の高い安全重要性機能要件を満たすことができない。これは、DAL A DO-178/DO-254認証の実施につながり、設計の複雑さを増し、製品開発サイクルの長期化と認証コストの上昇につながる可能性がある。
【発明の概要】
【０００６】
[0006] 本開示の一態様は、故障を検出するとプロセッサをリセットするように設定されたデュアルタイミング回路を提供する。デュアルタイミング回路は、第１のタイムアウト持続時間を有するように設定された起動回路を含む。起動回路は、電源投入後に第１のタイムアウト持続時間内にプロセッサによるブートロードを完了できなかったことに応答して、リセット信号をアサートするように動作する。デュアルタイミング回路は、第２のタイムアウト持続時間を有するように設定された動作回路を更に含む。動作回路は、第２のタイムアウト持続時間内にプロセッサからストローブ信号を受信できなかったことに応答して、リセット信号をアサートするように動作する。
【０００７】
[0007] 本開示の幾つかの態様によれば、起動回路は、ハードウェア制御される。
【０００８】
[0008] 本開示の幾つかの態様によれば、動作回路は、ソフトウェア制御される。
【０００９】
[0009] 本開示の幾つかの態様では、デュアルタイミング回路が、起動回路又は動作回路のいずれかがリセット信号をアサートしたことに応答して、単一のリセット信号をプロセッサにアサートするように更に設定されている。
【００１０】
[0010] 本開示の幾つかの態様によれば、デュアルタイミング回路は、起動回路によってアサートされたリセット信号の源を示すリセットインジケータ信号を記憶するように設定された第１のメモリ要素を更に含む。デュアルタイミング回路は、動作回路によってアサートされたリセット信号の源を示すリセットインジケータ信号を記憶するように設定された第２のメモリ要素を更に含む。
（【００１１】以降は省略されています）

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