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公開番号2025109566
公報種別公開特許公報(A)
公開日2025-07-25
出願番号2024003538
出願日2024-01-12
発明の名称漏洩情報抑制回路
出願人国立大学法人大阪大学
代理人個人
主分類G06F 21/55 20130101AFI20250717BHJP(計算;計数)
要約【課題】サイドチャネル攻撃に対する耐性を向上しやすくすること。
【解決手段】漏洩情報抑制回路100は、WDDL回路であって、複数の論理ゲート1と、複数のプリチャージ回路2と、1以上のセルフリタイマ回路3と、を備える。複数のプリチャージ回路2の各々は、複数の論理ゲート1の各々に対して、プリチャージ期間においては同じレベルとなる2つの差動出力を出力し、論理評価期間においては互いにレベルが異なる2つの差動出力を出力する。1以上のセルフリタイマ回路3は、前段の論理ゲート1からの2つの差動出力が確定するまではクロック信号を出力せず、当該2つの差動出力が確定するとクロック信号を出力して後段の論理ゲート1を動作させる。
【選択図】図7
特許請求の範囲【請求項１】
ＷＤＤＬ（Wave Dynamic Differential Logic）回路であって、
複数の論理ゲートと、
前記複数の論理ゲートの各々に対して、プリチャージ期間においては同じレベルとなる２つの差動出力を出力し、論理評価期間においては互いにレベルが異なる２つの差動出力を出力する複数のプリチャージ回路と、
前段の論理ゲートからの２つの差動出力が確定するまではクロック信号を出力せず、当該２つの差動出力が確定すると前記クロック信号を出力して後段の論理ゲートを動作させる１以上のセルフリタイマ回路と、を備える、
漏洩情報抑制回路。
続きを表示（約 640 文字）【請求項２】
前記複数の論理ゲートの各々は、
ＰＴＬ（Pass Transistor Logic）を構成する複数組のＭＯＳトランジスタと、
前記プリチャージ期間において出力をハイレベルに維持するラッチ回路と、を備える、
請求項１に記載の漏洩情報抑制回路。
【請求項３】
前記複数の論理ゲートのうちの１以上の論理ゲートは、ＡＮＤ回路、及び当該ＡＮＤ回路と対となる相補的ＡＮＤ回路を有する差動ＡＮＤ回路であって、
前記ＡＮＤ回路においてＰＴＬを構成する２組のＭＯＳトランジスタには、それぞれ前記論理評価期間においてローレベルを維持する２つの仮想入力が入力される、
請求項２に記載の漏洩情報抑制回路。
【請求項４】
前記複数のプリチャージ回路の各々は、前記プリチャージ期間において出力がハイレベルとなる前記２つの差動出力を出力する、
請求項１～３のいずれか１項に記載の漏洩情報抑制回路。
【請求項５】
前記漏洩情報抑制回路は、ＡＥＳで用いられる合成体Ｓ－Ｂｏｘに用いられており、
前記合成体Ｓ－Ｂｏｘは、上位階層において回路が実装される領域と下位階層において回路が実装される領域とが入れ子構造となった複数の階層を有しており、
前記複数の階層の各々では、１以上の前記領域が平面視で線対称となるように配置されている、
請求項１～３のいずれか１項に記載の漏洩情報抑制回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ＷＤＤＬ（Wave Dynamic Differential Logic）回路を含む漏洩情報抑制回路に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
非特許文献１は、ＷＤＤＬを用いた回路設計について開示している。
【０００３】
非特許文献２は、ＷＤＤＬを用いた回路の性能評価について開示している。
【先行技術文献】
【非特許文献】
【０００４】
K. Tiri and I Verbauwhede, "A Logic Level Design Methodology for a Secure DPA Resistant ASIC or FPGA Implementation," DATE, pp. 1530-1591, Mar. 2004.
K. Tiri, et al., "Prototype IC with WDDL and Differential Routing －DPA Resistance Assessment," CHES, pp. 354-365, Sept. 2005.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、サイドチャネル攻撃に対する耐性を向上しやすい漏洩情報抑制回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る漏洩情報抑制回路は、ＷＤＤＬ（Wave Dynamic Differential Logic）回路であって、複数の論理ゲートと、複数のプリチャージ回路と、１以上のセルフリタイマ回路と、を備える。前記複数のプリチャージ回路の各々は、前記複数の論理ゲートの各々に対して、プリチャージ期間においては同じレベルとなる２つの差動出力を出力し、論理評価期間においては互いにレベルが異なる２つの差動出力を出力する。前記１以上のセルフリタイマ回路は、前段の論理ゲートからの２つの差動出力が確定するまではクロック信号を出力せず、当該２つの差動出力が確定すると前記クロック信号を出力して後段の論理ゲートを動作させる。
【発明の効果】
【０００７】
本発明の漏洩情報抑制回路によれば、サイドチャネル攻撃に対する耐性を向上しやすい、という利点がある。
【図面の簡単な説明】
【０００８】
図１は、合成体Ｓ－Ｂｏｘの処理を示す図である。
図２は、ガロア体を用いた乗法逆元の演算回路の一例を示すブロック図である。
図３は、ガロア体を用いた乗算回路の一例を示すブロック図である。
図４は、比較例の漏洩情報抑制回路を示す回路図である。
図５は、比較例の漏洩情報抑制回路におけるプリチャージ回路を示す回路図である。
図６は、スタティックＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）回路の一例を示す回路図である。
図７は、実施の形態に係る漏洩情報抑制回路の一例を示す回路図である。
図８は、実施の形態に係る漏洩情報抑制回路における差動ＸＯＲ回路を示す回路図である。
図９は、ＰＴＬ（Pass Transistor Logic）を構成する複数対のＭＯＳトランジスタを備えたＸＯＲ回路を示す回路図である。
図１０は、実施の形態に係る漏洩情報抑制回路における差動ＡＮＤ回路を示す回路図である。
図１１は、実施の形態に係る漏洩情報抑制回路における差動ＡＮＤ回路の動作の説明図である。
図１２は、実施の形態に係る漏洩情報抑制回路におけるプリチャージ回路を示す回路図である。
図１３は、実施の形態に係る漏洩情報抑制回路におけるセルフリタイマ回路を示す回路図である。
図１４は、実施の形態に係る漏洩情報抑制回路のレイアウトの一例を示す図である。
図１５は、実施の形態に係る漏洩情報抑制回路を用いた合成体Ｓ－Ｂｏｘの供給電流のシミュレーションの結果の説明図である。
図１６は、実施の形態に係る漏洩情報抑制回路の基本性能の測定結果の説明図である。
図１７は、実施の形態に係る漏洩情報抑制回路のサイドチャネル攻撃に対する耐性の測定結果の説明図である。
図１８は、実施の形態に係る漏洩情報抑制回路の性能の説明図である。
【発明を実施するための形態】
【０００９】
［１．本発明の基礎となった知見］
まず、発明者の着眼点が下記に説明される。
【００１０】
ＷＤＤＬは、ハードウェア・セキュリティのための回路設計の分野における先駆的な技術の１つである。ＷＤＤＬは、例えば暗号化回路とその相補的な回路とを備え、入力によらず消費電力を一定にすることで、例えば暗号鍵等の回路で秘匿すべき情報と消費電力との相関を打ち消す技術である。
（【００１１】以降は省略されています）

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