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公開番号2025089873
公報種別公開特許公報(A)
公開日2025-06-16
出願番号2023204813
出願日2023-12-04
発明の名称情報処理装置、情報処理システム及び情報処理装置の制御方法
出願人横河電機株式会社
代理人弁理士法人酒井国際特許事務所
主分類G06F 15/167 20060101AFI20250609BHJP(計算;計数)
要約【課題】各デバイスのサイズを小さく抑えつつ処理能力の低下を軽減する。
【解決手段】プロセッサ101及びFPGA102は、アクセスリクエストを行う。メモリ103は、プロセッサ101及びFPGA102からアクセスリクエストを受け付ける。バスは、プロセッサ101とFPGA102とにより共有されるメモリ103への共有接続経路、共有接続経路にプロセッサ101を接続する第1経路及び接続経路にFPGA102を接続する第2経路とを有する。制御IC104は、FPGA102によるメモリ103へのアクセスの間、第1経路を遮断する。
【選択図】図4
特許請求の範囲【請求項１】
アクセスリクエストを行う第１デバイス及び第２デバイスと、
前記第１デバイス及び前記第２デバイスから前記アクセスリクエストを受け付ける第３デバイスと、
前記第１デバイスと前記第２デバイスとにより共有される前記第３デバイスへの共有接続経路、前記共有接続経路に前記第１デバイスを接続する第１経路及び前記共有接続経路に前記第２デバイスを接続する第２経路を有するバスと、
前記第２デバイスによる前記第３デバイスへのアクセスの間、前記第１経路を遮断する第１制御ＩＣと
を備えたことを特徴とする情報処理装置。
続きを表示（約 1,600 文字）【請求項２】
前記第２デバイスは、自己が前記第３デバイスにアクセスしている場合、前記第１制御ＩＣに対して出力する第１信号を有効化し、自己が前記第３デバイスにアクセスしていない場合、前記第１デバイスが前記アクセスリクエストを行うと前記第１信号を無効化し、
前記第１制御ＩＣは、前記第１信号が有効化されると前記第１経路を遮断し、前記第１信号が無効化されると前記第１経路を接続する
ことを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記第１制御ＩＣは、前記第１デバイスが前記アクセスリクエストを行った場合、前記第２デバイスに対して出力する第２信号を有効化し、
前記第２デバイスは、前記第２信号が有効化された場合、前記第１信号を無効化する
ことを特徴とする請求項２に記載の情報処理装置。
【請求項４】
前記第２デバイスは、
前記第１デバイスの前記第３デバイスへのアクセスのための制御線の使用状況を基に、前記第１デバイスが前記第３デバイスにアクセスしているか否かを判定し、
前記第１デバイスが前記第３デバイスにアクセスしていない場合、前記第１制御ＩＣに対して出力する第１信号を有効化する
ことを特徴とする請求項２に記載の情報処理装置。
【請求項５】
前記第２デバイスは、前記第１制御ＩＣに対して出力する第１信号を前記第１デバイスに対しても出力し、
前記第１デバイスは、前記第１信号が有効化されるとアクセス待ち状態に遷移する
ことを特徴とする請求項２に記載の情報処理装置。
【請求項６】
前記第２デバイスは、前記第１デバイスが前記第３デバイスにアクセスしている場合、前記アクセスリクエストを行わないことを特徴とする請求項１に記載の情報処理装置。
【請求項７】
前記第１制御ＩＣは、前記第１デバイスが前記アクセスリクエストを行った場合、前記第２デバイスに対して出力する第２信号を有効化し、
前記第２デバイスは、前記第２信号が有効化された場合、前記第１デバイスが前記第３デバイスにアクセスしていると判定して、前記アクセスリクエストを行わない
ことを特徴とする請求項６に記載の情報処理装置。
【請求項８】
前記バスにおいて前記共有接続経路に第３経路を用いて接続され、前記アクセスリクエストを行う第４デバイスと、
前記第１デバイス又は前記第２デバイスの前記第３デバイスへのアクセスの間、前記第３経路を遮断する第２制御ＩＣとをさらに備え、
前記第１制御ＩＣは、前記第２デバイス又は前記第４デバイスの前記第３デバイスへのアクセスの間、前記第１経路を遮断する
ことを特徴とする請求項１に記載の情報処理装置。
【請求項９】
前記第１デバイス及び前記第２デバイスは、前記バスの使用を調停する機能を有さないことを特徴とする請求項１に記載の情報処理装置。
【請求項１０】
情報処理装置及び補助記憶装置を有する情報処理システムであって、
前記情報処理装置は、
アクセスリクエストを行う第１デバイス及び第２デバイスと、
前記第１デバイス及び前記第２デバイスから前記アクセスリクエストを受け付ける第３デバイスと、
前記第１デバイスと前記第２デバイスとにより共有される前記第３デバイスへの共有接続経路、前記共有接続経路に前記第１デバイスを接続する第１経路及び前記共有接続経路に前記第２デバイスを接続する第２経路を有するバスと、
前記第２デバイスによる前記第３デバイスへのアクセスの間、前記第１経路を遮断する第１制御ＩＣとを備える
ことを特徴とする情報処理システム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、情報処理装置、情報処理システム及び情報処理装置の制御方法に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
従来、情報処理装置では、プロセッサ等の各種デバイス間を同一のバス上に接続することが一般的であった。例えば、従来の情報処理装置では、同一バス上にプロセッサ、ＦＰＧＡ（Field Programmable Gate Array）及びメモリが接続される。ＦＰＧＡは、例えば、ＵＳＢデバイス等の他のデバイスが複数接続され、それぞれのデバイスのバスアクセスの調停等を行うといった機能を有する。このような情報処理装置では、パラレルバスが用いられる。そして、デバイス同士は、バス通信用にアドレス線、データ線及び制御線により接続される。
【０００３】
ここで、上記構成においてＦＰＧＡに代えてもしくは追加して、ＡＳＩＣ（Application Specific Integrated Circuit）が配置される場合もある。以下の説明では、ＦＰＧＡが接続される場合を例に説明するが、ＦＰＧＡではなくＡＳＩＣを用いる構成でも良いし、ＦＰＧＡとともにＡＳＩＣが用いられる構成でもよい。ここでは、ＦＰＧＡ及びＡＳＩＣをまとめて、カスタム可能集積回路と呼ぶ場合がある。
【０００４】
一般的に、同一バス上に複数のデバイスが接続されている場合、それぞれのデバイスの役割によってアクセスリクエストする側とアクセスリクエストされる側に分かれる。アクセスリクエストをする側のデバイスは、マスタと呼ばれ、アクセスリクエストをされる側のデバイスはスレーブと呼ばれる。同一バス上で複数のマスタが存在する構成は、マルチマスタと呼ばれる。マルチマスタでは、一般的にバスアクセスを調停するバスアービトレーション機能が用いられる。バスアービトレーション機能を有するデバイスを搭載する情報処理装置では、デバイス間のバス通信用にバスアービトレーション線が加えられる。
【０００５】
このように、従来の情報処理装置は同一バス上に複数のマスタが存在するマルチマスタでアクセスできる構成を想定して設計されてきたが、最近の情報処理装置では、多くの機能を１デバイスに集約し、１デバイスがマスタとなる構成の導入が進んでいる。このような構成では、バスアービトレーション機能を有さないデバイスが用いられることが多い。バスアービトレーション機能を有さないデバイスを用いる場合、デバイス間にバスアービトレーション経路は配置されなくなる。
【０００６】
ただし、バスアービトレーション機能を有さないデバイスを複数同一バス上に接続した場合、以下のような問題が発生する。例えば、同一バス上にプロセッサ、ＦＰＧＡ及びメモリが接続されており、プロセッサ及びＦＰＧＡがマスタとして、スレーブであるメモリにアクセスする構成を例に説明する。この構成では各デバイスがバスアービトレーション機能を有さないため、バスアービトレーション信号を使用したバス使用権の調停がデバイス間で行えない。そのため、ＦＰＧＡがメモリにアクセスしている最中にプロセッサがメモリにアクセスしてしまうことで、バス衝突が発生するおそれがある。
【０００７】
このようなバス衝突を回避するための構成として、プロセッサとＦＰＧＡとを第１のバスで接続し、ＦＰＧＡとメモリとを第２のバスで接続する構成が考えられる。この場合、プロセッサとＦＰＧＡとの間ではプロセッサがマスタとなりかつＦＰＧＡがスレーブとなり、ＦＰＧＡとメモリとの間ではＦＰＧＡがマスタとなりかつメモリがスレーブとなる。プロセッサはＦＰＧＡを介してメモリにアクセスし、ＦＰＧＡがプロセッサと自己のメモリへのアクセスとの調停を行う。この場合、プロセッサとＦＰＧＡとの間を接続するレスポンス待機信号線が配置される。レスポンス待機信号は、ＦＰＧＡにより有効化され、プロセッサをレスポンス待機状態にする役割を有する。
【０００８】
なお、情報処理装置におけるバスアービトレーション機能を用いたデバイス間の通信技術として、バスマスタの処理を単一の処理に制限し、かつ、他のマスタに信号を送ってバスマスタになることを抑制する技術が提案されている。また、マルチマスタバスを占有する時間を設定し、設定時間を越えた場合にアクセスを停止させる技術が提案されている。
【先行技術文献】
【特許文献】
【０００９】
特表２０１７－５０５４９５号公報
特開平０２－０７１３５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ＦＰＧＡとプロセッサとの間に信号線が配線され、かつ、ＦＰＧＡとメモリとの間にそれぞれ信号線が配線されるため、ＦＰＧＡが多くのピン数を有することになる。そのため、ＦＰＧＡの巨大化及びその巨大化による高コスト化が問題となる。また、プロセッサとメモリとの間の通信にＦＰＧＡが介在することになり、プロセッサのメモリに対するアクセス時間が増加し、バス通信のパフォーマンスの悪化による処理能力の低下のおそれがある。
（【００１１】以降は省略されています）

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