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公開番号2024169580
公報種別公開特許公報(A)
公開日2024-12-05
出願番号2024161454,2021088992
出願日2024-09-18,2021-05-27
発明の名称半導体装置
出願人株式会社デンソー
代理人個人,個人
主分類H01L 25/07 20060101AFI20241128BHJP(基本的電気素子)
要約【課題】スイッチング時の過渡電流アンバランスを抑制できる半導体装置を提供すること。
【解決手段】半導体素子40H、40Lは、Y方向に並んでいる。2つの半導体素子40HはX方向に並び、2つの半導体素子40LもX方向に並んでいる。基板50、60は、半導体素子40を挟んでいる。基板50の表面金属体52は、半導体素子40Hのドレイン電極に接続されたP配線54と、半導体素子40Lのドレイン電極に接続された中継配線55を含む。基板60の表面金属体62は、半導体素子40Lのソース電極に接続されたN配線64と、半導体素子40Hのソース電極に接続された中継配線65を含む。中継配線55、65は、アーム接続部80により接続されている。N配線64は、半導体素子40Lの間にスリット643を有する、中継配線65は、半導体素子40Hの間にスリット653を有する。
【選択図】図29
特許請求の範囲【請求項１】
一相分の上下アーム回路（９）を構成する半導体装置であって、
高電位側の第１主電極（４０Ｄ）、および、前記第１主電極とは板厚方向において反対の面に設けられた低電位側の第２主電極（４０Ｓ）を有する複数の半導体素子（４０）であって、上アームを構成する上アーム素子（４０Ｈ）、および、下アームを構成し、前記板厚方向に直交する第１方向において前記上アーム素子と並んで配置された下アーム素子（４０Ｌ）と、
第１絶縁基材（５１）と、前記上アーム素子の前記第１主電極に接続された第１電源配線（５４）、および、前記第１方向において前記第１電源配線と並んで配置され、前記下アーム素子の前記第１主電極に接続された第１中継配線（５５）を含み、前記第１絶縁基材の表面に配置された第１表面金属体（５２）と、前記第１絶縁基材の裏面に配置された第１裏面金属体（５３）と、を有する第１基板（５０）と、
前記板厚方向において前記第１基板との間に前記複数の半導体素子を挟むように配置され、第２絶縁基材（６１）と、前記下アーム素子の前記第２主電極に接続された第２電源配線（６４）、および、前記第１方向において前記第２電源配線と並んで配置され、前記上アーム素子の前記第２主電極に接続された第２中継配線（６５）を含み、前記第２絶縁基材の表面に配置された第２表面金属体（６２）と、前記第２絶縁基材の裏面に配置された第２裏面金属体（６３）と、を有する第２基板（６０）と、
前記第１方向において、前記上アーム素子と前記下アーム素子との間に配置され、前記第１中継配線と前記第２中継配線を電気的に接続するアーム接続部（８０）と、を備え、
前記複数の半導体素子は、前記上アーム素子および前記下アーム素子のうちの少なくとも一方のアーム素子を複数含み、
前記複数のアーム素子は、前記板厚方向および前記第１方向に直交する第２方向に並んで配置され、
前記第２表面金属体のうち、前記複数のアーム素子が並列接続された配線は、隣り合う前記アーム素子の間に形成されたスリット（６４３、６５３）を有し、
前記スリットは、隣り合う前記アーム素子の間から、前記第１方向であって前記アーム素子から電流の流れる側に延びている、半導体装置。
続きを表示（約 2,500 文字）【請求項２】
前記スリットは、前記第１方向に延び、前記配線を分割している、請求項１に記載の半導体装置。
【請求項３】
前記複数の半導体素子は、前記上アーム素子を複数含み、
前記第２中継配線は、前記スリットである第１スリット（６５３）によって複数に分割され、
前記アーム接続部は、前記配線と同数に分割されて、前記配線に個別に接続されている、請求項２に記載の半導体装置。
【請求項４】
前記複数の半導体素子は、前記下アーム素子を、前記上アーム素子と同数含み、
前記第１中継配線は、前記第１スリットと同数の第２スリット（５５３）を有し、
前記第２スリットは、隣り合う前記アーム接続部の間から隣り合う前記下アーム素子の間まで延びている、請求項３に記載の半導体装置。
【請求項５】
一相分の上下アーム回路（９）を構成する半導体装置であって、
高電位側の第１主電極（４０Ｄ）、および、前記第１主電極とは板厚方向において反対の面に設けられた低電位側の第２主電極（４０Ｓ）を有する複数の半導体素子（４０）であって、上アームを構成する上アーム素子（４０Ｈ）、および、下アームを構成し、前記板厚方向に直交する第１方向において前記上アーム素子と並んで配置された下アーム素子（４０Ｌ）と、
第１絶縁基材（５１）と、前記上アーム素子の前記第１主電極に接続された第１電源配線（５４）、および、前記第１方向において前記第１電源配線と並んで配置され、前記下アーム素子の前記第１主電極に接続された第１中継配線（５５）を含み、前記第１絶縁基材の表面に配置された第１表面金属体（５２）と、前記第１絶縁基材の裏面に配置された第１裏面金属体（５３）と、を有する第１基板（５０）と、
前記板厚方向において前記第１基板との間に前記複数の半導体素子を挟むように配置され、第２絶縁基材（６１）と、前記下アーム素子の前記第２主電極に接続された第２電源配線（６４）、および、前記第１方向において前記第２電源配線と並んで配置され、前記上アーム素子の前記第２主電極に接続された第２中継配線（６５）を含み、前記第２絶縁基材の表面に配置された第２表面金属体（６２）と、前記第２絶縁基材の裏面に配置された第２裏面金属体（６３）と、を有する第２基板（６０）と、
前記第１方向において、前記上アーム素子と前記下アーム素子との間に配置され、前記第１中継配線と前記第２中継配線を電気的に接続するアーム接続部（８０）と、を備え、
前記複数の半導体素子は、前記上アーム素子および前記下アーム素子のうちの少なくとも一方のアーム素子を複数含み、
前記複数のアーム素子は、前記板厚方向および前記第１方向に直交する第２方向に並んで配置され、
前記第２表面金属体のうち、前記複数のアーム素子が並列接続された配線は、隣り合う前記アーム素子の間に形成されたスリット（６４３、６５３）を有し、
前記複数の半導体素子は、前記上アーム素子および前記下アーム素子のうちの少なくとも一方のアーム素子を２つ含み、
前記複数の半導体素子は、前記上アーム素子を２つ含み、
前記第２中継配線に形成された前記スリット（６５３）は、隣り合う前記上アーム素子の間から前記第１方向であって前記アーム接続部側に延びている、半導体装置。
【請求項６】
一相分の上下アーム回路（９）を構成する半導体装置であって、
高電位側の第１主電極（４０Ｄ）、および、前記第１主電極とは板厚方向において反対の面に設けられた低電位側の第２主電極（４０Ｓ）を有する複数の半導体素子（４０）であって、上アームを構成する上アーム素子（４０Ｈ）、および、下アームを構成し、前記板厚方向に直交する第１方向において前記上アーム素子と並んで配置された下アーム素子（４０Ｌ）と、
第１絶縁基材（５１）と、前記上アーム素子の前記第１主電極に接続された第１電源配線（５４）、および、前記第１方向において前記第１電源配線と並んで配置され、前記下アーム素子の前記第１主電極に接続された第１中継配線（５５）を含み、前記第１絶縁基材の表面に配置された第１表面金属体（５２）と、前記第１絶縁基材の裏面に配置された第１裏面金属体（５３）と、を有する第１基板（５０）と、
前記板厚方向において前記第１基板との間に前記複数の半導体素子を挟むように配置され、第２絶縁基材（６１）と、前記下アーム素子の前記第２主電極に接続された第２電源配線（６４）、および、前記第１方向において前記第２電源配線と並んで配置され、前記上アーム素子の前記第２主電極に接続された第２中継配線（６５）を含み、前記第２絶縁基材の表面に配置された第２表面金属体（６２）と、前記第２絶縁基材の裏面に配置された第２裏面金属体（６３）と、を有する第２基板（６０）と、
前記第１方向において、前記上アーム素子と前記下アーム素子との間に配置され、前記第１中継配線と前記第２中継配線を電気的に接続するアーム接続部（８０）と、を備え、
前記複数の半導体素子は、前記上アーム素子および前記下アーム素子のうちの少なくとも一方のアーム素子を複数含み、
前記複数のアーム素子は、前記板厚方向および前記第１方向に直交する第２方向に並んで配置され、
前記第２表面金属体のうち、前記複数のアーム素子が並列接続された配線は、隣り合う前記アーム素子の間に形成されたスリット（６４３、６５３）を有し、
前記複数の半導体素子は、前記上アーム素子および前記下アーム素子のうちの少なくとも一方のアーム素子を２つ含み、
前記第２電源配線に接続された主端子（９１Ｎ）をさらに備え、
前記複数の半導体素子は、前記下アーム素子を２つ含み、
前記第２電源配線に形成された前記スリット（６４３）は、隣り合う前記下アーム素子の間から前記第１方向であって前記主端子側に延びている、半導体装置。

発明の詳細な説明【技術分野】
【０００１】
この明細書における開示は、半導体装置に関する。
続きを表示（約 5,200 文字）【背景技術】
【０００２】
特許文献１は、一相分の上下アーム回路を構成する両面放熱構造のパワー半導体モジュール（半導体装置）を開示している。先行技術文献の記載内容は、この明細書における技術的要素の説明として、参照により援用される。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－６８５３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の半導体装置において、上アームを構成する複数の半導体素子（ＩＧＢＴ）の低電位側の主電極は、単一の導体板に接続されている。下アームを構成する複数の半導体素子（ＩＧＢＴ）の低電位側の主電極は、単一の導体板に接続されている。このため、各半導体素子の低電位主電極（エミッタ）の電流経路のインダクタンスが小さい。したがって、半導体素子の特性ばらつき（ずれ）により生じるスイッチング時の過渡電流アンバランスを抑制する効果が損なわれる。これにより、スイッチング損失に偏りが生じる。このように並列接続された上記した観点において、または言及されていない他の観点において、半導体装置にはさらなる改良が求められている。
【０００５】
開示されるひとつの目的は、スイッチング時の過渡電流アンバランスを抑制できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
ここに開示された半導体装置は、
一相分の上下アーム回路（９）を構成する半導体装置であって、
高電位側の第１主電極（４０Ｄ）、および、第１主電極とは板厚方向において反対の面に設けられた低電位側の第２主電極（４０Ｓ）を有する複数の半導体素子（４０）であって、上アームを構成する上アーム素子（４０Ｈ）、および、下アームを構成し、板厚方向に直交する第１方向に上アーム素子と並んで配置された下アーム素子（４０Ｌ）と、
第１絶縁基材（５１）と、上アーム素子の第１主電極に接続された第１電源配線（５４）、および、第１方向において第１電源配線と並んで配置され、下アーム素子の第１主電極に接続された第１中継配線（５５）を含み、第１絶縁基材の表面に配置された第１表面金属体（５２）と、第１絶縁基材の裏面に配置された第１裏面金属体（５３）と、を有する第１基板（５０）と、
板厚方向において第１基板との間に複数の半導体素子を挟むように配置され、第２絶縁基材（６１）と、下アーム素子の第２主電極に接続された第２電源配線（６４）、および、第１方向において第２電源配線と並んで配置され、上アーム素子の第２主電極に接続された第２中継配線（６５）を含み、第２絶縁基材の表面に配置された第２表面金属体（６２）と、第２絶縁基材の裏面に配置された第２裏面金属体（６３）と、を有する第２基板（６０）と、
第１方向において、上アーム素子と下アーム素子との間に配置され、第１中継配線と第２中継配線を電気的に接続するアーム接続部（８０）と、を備え、
複数の半導体素子は、上アーム素子および下アーム素子のうちの少なくとも一方のアーム素子を複数含み、
複数のアーム素子は、板厚方向および第１方向に直交する第２方向に並んで配置され、
第２表面金属体のうち、複数のアーム素子が並列接続された配線は、隣り合うアーム素子の間に形成されたスリット（６４３、６５３）を有している。
開示のひとつにおいて、スリットは、隣り合うアーム素子の間から、第１方向であってアーム素子から電流の流れる側に延びている。
開示の他のひとつにおいて、複数の半導体素子は、上アーム素子および下アーム素子のうちの少なくとも一方のアーム素子を２つ含み、
複数の半導体素子は、上アーム素子を２つ含み、
第２中継配線に形成されたスリット（６５３）は、隣り合う上アーム素子の間から第１方向であってアーム接続部側に延びている。
開示の他のひとつにおいて、複数の半導体素子は、上アーム素子および下アーム素子のうちの少なくとも一方のアーム素子を２つ含み、
第２電源配線に接続された主端子（９１Ｎ）をさらに備え、
複数の半導体素子は、下アーム素子を２つ含み、
第２電源配線に形成されたスリット（６４３）は、隣り合う下アーム素子の間から第１方向であって主端子側に延びている。
【０００７】
開示された半導体装置によれば、低電位側の第２主電極が接続される第２表面金属体に、スリットを設けている。スリットは、第２表面金属体のうち、複数のアーム素子が並列接続される配線において、隣り合うアーム素子の間に設けられている。スリットは、並列接続された各アーム素子の第２主電極の電流経路を分離する。これにより、電流の合流地点が第２主電極から遠ざかる。したがって、スリットを有さない構成に較べて、各アーム素子の第２主電極の電流経路のインダクタンスを大きくすることができる。この結果、半導体素子の特性ばらつきによるスイッチング時の過渡電流アンバランスを抑制することができる。
【０００８】
この明細書における開示された複数の態様は、それぞれの目的を達成するために、互いに異なる技術的手段を採用する。請求の範囲およびこの項に記載した括弧内の符号は、後述する実施形態の部分との対応関係を例示的に示すものであって、技術的範囲を限定することを意図するものではない。この明細書に開示される目的、特徴、および効果は、後続の詳細な説明、および添付の図面を参照することによってより明確になる。
【図面の簡単な説明】
【０００９】
第１実施形態に係る半導体装置が適用される電力変換装置の回路構成を示す図である。
半導体装置を示す斜視図である。
半導体装置を示す斜視図である。
半導体装置を示す平面図である。
図４のV-V線に沿う断面図である。
図４のVI-VI線に沿う断面図である。
図４のVII-VII線に沿う断面図である。
図４のVIII-VIII線に沿う断面図である。
図８に示す領域IXを拡大した図である。
半導体装置を説明するための分解斜視図である。
ドレイン電極側の基板に半導体素子が実装された状態を示す平面図である。
ドレイン電極側の基板の回路パターンを示す平面図である。
ソース電極側の基板の回路パターンを示す平面図である。
ドレイン電極側の回路パターン、半導体素子、および端子の配置を示す図である。
ソース電極側の回路パターン、半導体素子、および端子の配置を示す図である。
参考例の電流ループを示す平面図である。
電流ループを示す平面図である。
電流ループを示す側面図である。
参考例について電流密度を示す図である。
本実施形態について電流密度を示す図である。
変形例を示す平面図である。
変形例を示す平面図である。
変形例において、ドレイン電極側の基板の回路パターンを示す平面図である。
変形例において、ソース電極側の基板の回路パターンを示す平面図である。
第２実施形態に係る半導体装置を示す断面図である。
インダクタンスＬｓの効果を説明するための図である。
インダクタンスＬｓの効果を説明するための図である。
ソース電極側の基板の回路パターンを示す平面図である。
電流経路を示す図である。
アーム接続部を示す断面図である。
ソース電極側の基板の変形例を示す平面図である。
ドレイン電極側の基板に半導体素子が実装された状態を示す平面図である。
電流経路を示す図である。
ドレイン電極側の基板の変形例を示す平面図である。
電流経路を示す図である。
アーム接続部の変形例を示す断面図である。
アーム接続部の変形例を示す断面図である。
変形例において、ソース電極側の基板の回路パターンを示す平面図である。
高温時の反りを示す断面図である。
第３実施形態に係る半導体装置を示す断面図である。
室温時の半導体装置を示す断面図である。
高温時の半導体装置を示す断面図である。
厚みＴ１、Ｔ２の比と反り量との関係を示す図である。
変形例を示す断面図である。
変形例を示す断面図である。
第４実施形態に係る半導体装置において、信号端子周辺を拡大した平面図である。
図４６のXLVII-XLVII線に沿う断面図である。
ワイヤボンディングを説明する図である。
変形例を示す断面図である。
変形例を示す断面図である。
変形例を示す断面図である。
変形例を示す断面図である。
変形例を示す平面図である。
中継基板を示す断面図である。
図５３のLV-LV線に沿う断面図である。
変形例を示す断面図である。
第５実施形態に係る半導体装置を示す断面図である。
図５７に示すLVIII方向から見た平面図である。
図５７に示す領域LIXを拡大した図である。
図５９に対して、接合材を省略した図である。
変形例を示す平面図である。
図６１に示すLXII方向から見た平面図である。
変形例を示す平面図である。
変形例を示す断面図である。
図６４に示す領域LXVを拡大した図である。
変形例を示す断面図である。
図６６に示す領域LXVIIを拡大した図である。
変形例を示す断面図である。
第６実施形態に係る半導体装置を示す断面図である。
封止体および絶縁基材について、ガラス転移点および線膨張係数の関係を示す図である。
参考例の反りを示す図である。
高温時の反りを示す図である。
第７実施形態に係る半導体装置を示す断面図である。
図７３の領域LXXIVを拡大した図である。
粗化部の形成方法を示す図である。
変形例を示す断面図である。
変形例を示す断面図である。
変形例を示す断面図である。
第８実施形態に係る半導体装置を示す断面図である。
図７９の領域LXXXを拡大した図である。
間隔、厚みとインダクタンスとの関係を示す図である。
間隔＜厚みの場合のシミュレーション結果を示す図である。
間隔＞厚みの場合のシミュレーション結果を示す図である。
第９実施形態に係る半導体装置を示す断面図である。
基板中心を示す平面図である。
図８４の領域LXXXVIを拡大した図である。
寸法および角度を示す図である。
積層体の側面図である。
第１０実施形態に係る半導体装置を示す断面図である。
半導体素子を示す平面図である。
図８９の領域XCIを拡大した図である。
焼結部材の配置を示す断面図である。
接合方法を示す断面図である。
保護膜の内周面と焼結部材との距離と下地電極の歪振幅との関係を示す図である。
接合材であるはんだの配置を示す断面図である。
第１１実施形態に係る半導体装置を示す断面図である。
図９６の領域XCVIIを拡大した図である。
半導体素子、焼結部材、凹凸酸化膜の配置を示す平面図である。
図９７の領域XCIXを拡大した図である。
変形例を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、図面に基づいて複数の実施形態を説明する。なお、各実施形態において対応する構成要素には同一の符号を付すことにより、重複する説明を省略する場合がある。各実施形態において構成の一部分のみを説明している場合、当該構成の他の部分については、先行して説明した他の実施形態の構成を適用することができる。また、各実施形態の説明において明示している構成の組み合わせばかりではなく、特に組み合わせに支障が生じなければ、明示していなくても複数の実施形態の構成同士を部分的に組み合せることができる。
（【００１１】以降は省略されています）

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