特許ウォッチ

公開番号2024137100
公報種別公開特許公報(A)
公開日2024-10-07
出願番号2023048480
出願日2023-03-24
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 29/78 20060101AFI20240927BHJP(基本的電気素子)
要約【課題】半導体装置のオン抵抗の上昇を抑制しつつ、アバランシェ耐量を向上させる。
【解決手段】半導体装置10は、縦型トランジスタ42と、縦型トランジスタ42の一部を構成する半導体層12とを備えている。半導体層12は、第1ドープ層34と、第1ドープ層34上に形成された第2ドープ層36と、第2ドープ層36上に形成された第3ドープ層38とを含む。第1ドープ層34の第1導電型の不純物濃度は、第3ドープ層38の第1導電型の不純物濃度よりも高く、かつ第2ドープ層36の第1導電型の不純物濃度は、第3ドープ層38の第1導電型の不純物濃度よりも低い。
【選択図】図3
特許請求の範囲【請求項１】
縦型トランジスタと、
前記縦型トランジスタの一部を構成する半導体層と
を備え、
前記半導体層は、
第１ドープ層と、
前記第１ドープ層上に形成された第２ドープ層と、
前記第２ドープ層上に形成された第３ドープ層と
を含み、
前記第１ドープ層の第１導電型の不純物濃度は、前記第３ドープ層の第１導電型の不純物濃度よりも高く、
前記第２ドープ層の第１導電型の不純物濃度は、前記第３ドープ層の第１導電型の不純物濃度よりも低い、
半導体装置。
続きを表示（約 820 文字）【請求項２】
前記半導体層に形成されたゲートトレンチと、
前記ゲートトレンチ内に配置されたゲート電極と
をさらに備え、前記ゲートトレンチは、前記第３ドープ層を貫通して前記第２ドープ層まで達している、請求項１に記載の半導体装置。
【請求項３】
前記ゲートトレンチは、底壁を有し、前記底壁の少なくとも一部は、前記第２ドープ層に形成されている、請求項２に記載の半導体装置。
【請求項４】
前記半導体層上に形成された絶縁層と、
前記絶縁層上に形成されたゲート配線と
をさらに備え、前記ゲート電極は、前記ゲート配線に電気的に接続されている、請求項２に記載の半導体装置。
【請求項５】
前記ゲートトレンチ内に配置されたフィールドプレート電極
をさらに備える、請求項２に記載の半導体装置。
【請求項６】
前記半導体層上に形成された絶縁層と、
前記絶縁層上に形成されたソース配線をさらに備え、前記フィールドプレート電極は、前記ソース配線に電気的に接続されている、請求項５に記載の半導体装置。
【請求項７】
前記ゲートトレンチは、２μｍ以上１０μｍ以下の深さを有している、請求項２に記載の半導体装置。
【請求項８】
前記ゲートトレンチは、平面視でストライプ状に配列された複数のゲートトレンチのうちの１つである、請求項２に記載の半導体装置。
【請求項９】
前記ゲートトレンチは、平面視でメッシュ状に形成されている、請求項２に記載の半導体装置。
【請求項１０】
前記第１ドープ層は、前記第３ドープ層よりも薄く、
前記第２ドープ層は、前記第３ドープ層よりも厚い、
請求項１～９のうちのいずれか一項に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
近年、トレンチゲート型の金属酸化膜半導体電界効果トランジスタ（Metal-Oxide-Semiconductor Field Effect Transistor，ＭＯＳＦＥＴ）が広く実用化されている。トレンチゲート型のＭＯＳＦＥＴでは、半導体層に形成されたトレンチ内にゲート電極が配置される。特許文献１には、このようなトレンチゲート型のＭＯＳＦＥＴが開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－１２９３７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トランジスタのターンオフの際、誘導性負荷により生じた比較的高いサージ電圧がドレイン・ソース間にかかることがある。トランジスタのアバランシェ耐量とは、そのようなサージ電圧によりトランジスタがアバランシェ動作した場合に許容される電流またはエネルギーを指す。トレンチゲート型ＭＯＳＦＥＴのような縦型トランジスタでは、半導体層を厚くすることにより、アバランシェ耐量を向上させることができる。しかしながら、半導体層を厚くすることは、トランジスタのオン抵抗の上昇につながる。
【課題を解決するための手段】
【０００５】
本開示の一態様による半導体装置は、縦型トランジスタと、前記縦型トランジスタの一部を構成する半導体層とを備えている。前記半導体層は、第１ドープ層と、前記第１ドープ層上に形成された第２ドープ層と、前記第２ドープ層上に形成された第３ドープ層とを含む。前記第１ドープ層の第１導電型の不純物濃度は、前記第３ドープ層の第１導電型の不純物濃度よりも高く、かつ前記第２ドープ層の第１導電型の不純物濃度は、前記第３ドープ層の第１導電型の不純物濃度よりも低い。
【発明の効果】
【０００６】
本開示の半導体装置によれば、オン抵抗の上昇を抑制しつつ、アバランシェ耐量を向上させることができる。
【図面の簡単な説明】
【０００７】
図１は、一実施形態に係る例示的な半導体装置の概略平面図である。
図２は、図１のＦ２線により囲まれた領域の概略拡大図である。
図３は、図２のＦ３－Ｆ３線に沿った半導体装置の概略断面図である。
図４は、半導体装置の例示的な製造工程を示す概略断面図である。
図５は、図４に示す工程に続く製造工程を示す概略断面図である。
図６は、図５に示す工程に続く製造工程を示す概略断面図である。
図７は、図６に示す工程に続く製造工程を示す概略断面図である。
図８は、図７に示す工程に続く製造工程を示す概略断面図である。
図９は、図８に示す工程に続く製造工程を示す概略断面図である。
図１０は、図９に示す工程に続く製造工程を示す概略断面図である。
図１１は、図１０に示す工程に続く製造工程を示す概略断面図である。
図１２は、図１１に示す工程に続く製造工程を示す概略断面図である。
図１３は、図１２に示す工程に続く製造工程を示す概略断面図である。
図１４（ａ）～図１４（ｃ）は、それぞれ実験例１～３による半導体装置における半導体層の模式図である。
図１５は、実験例１～３による半導体装置の許容アバランシェ電流を示すグラフである。
図１６は、実験例１～３による半導体装置のオン抵抗を示すグラフである。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、図示および説明を簡潔かつ明瞭にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、図示を簡潔かつ明瞭にするために、断面図では、ハッチングが省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【０００９】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【００１０】
［半導体装置の平面レイアウト］
図１は、一実施形態に係る例示的な半導体装置１０の概略平面図である。半導体装置１０は、縦型トランジスタ４２（図３を参照して後述する）が形成された半導体チップであってよい。半導体装置１０は、半導体層１２を含む。半導体層１２は、シリコン（Ｓｉ）から形成されていてよい。図１に示される互いに直交するＸＹＺ軸のＺ軸方向は、半導体層１２の第１面１２Ａ（図３参照）と実質的に直交する方向である。なお、本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ軸方向に沿って上方から半導体装置１０を視ることをいう。
（【００１１】以降は省略されています）

関連特許