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公開番号
2024137100
公報種別
公開特許公報(A)
公開日
2024-10-07
出願番号
2023048480
出願日
2023-03-24
発明の名称
半導体装置
出願人
ローム株式会社
代理人
個人
,
個人
主分類
H01L
29/78 20060101AFI20240927BHJP(基本的電気素子)
要約
【課題】半導体装置のオン抵抗の上昇を抑制しつつ、アバランシェ耐量を向上させる。
【解決手段】半導体装置10は、縦型トランジスタ42と、縦型トランジスタ42の一部を構成する半導体層12とを備えている。半導体層12は、第1ドープ層34と、第1ドープ層34上に形成された第2ドープ層36と、第2ドープ層36上に形成された第3ドープ層38とを含む。第1ドープ層34の第1導電型の不純物濃度は、第3ドープ層38の第1導電型の不純物濃度よりも高く、かつ第2ドープ層36の第1導電型の不純物濃度は、第3ドープ層38の第1導電型の不純物濃度よりも低い。
【選択図】図3
特許請求の範囲
【請求項1】
縦型トランジスタと、
前記縦型トランジスタの一部を構成する半導体層と
を備え、
前記半導体層は、
第1ドープ層と、
前記第1ドープ層上に形成された第2ドープ層と、
前記第2ドープ層上に形成された第3ドープ層と
を含み、
前記第1ドープ層の第1導電型の不純物濃度は、前記第3ドープ層の第1導電型の不純物濃度よりも高く、
前記第2ドープ層の第1導電型の不純物濃度は、前記第3ドープ層の第1導電型の不純物濃度よりも低い、
半導体装置。
続きを表示(約 820 文字)
【請求項2】
前記半導体層に形成されたゲートトレンチと、
前記ゲートトレンチ内に配置されたゲート電極と
をさらに備え、前記ゲートトレンチは、前記第3ドープ層を貫通して前記第2ドープ層まで達している、請求項1に記載の半導体装置。
【請求項3】
前記ゲートトレンチは、底壁を有し、前記底壁の少なくとも一部は、前記第2ドープ層に形成されている、請求項2に記載の半導体装置。
【請求項4】
前記半導体層上に形成された絶縁層と、
前記絶縁層上に形成されたゲート配線と
をさらに備え、前記ゲート電極は、前記ゲート配線に電気的に接続されている、請求項2に記載の半導体装置。
【請求項5】
前記ゲートトレンチ内に配置されたフィールドプレート電極
をさらに備える、請求項2に記載の半導体装置。
【請求項6】
前記半導体層上に形成された絶縁層と、
前記絶縁層上に形成されたソース配線をさらに備え、前記フィールドプレート電極は、前記ソース配線に電気的に接続されている、請求項5に記載の半導体装置。
【請求項7】
前記ゲートトレンチは、2μm以上10μm以下の深さを有している、請求項2に記載の半導体装置。
【請求項8】
前記ゲートトレンチは、平面視でストライプ状に配列された複数のゲートトレンチのうちの1つである、請求項2に記載の半導体装置。
【請求項9】
前記ゲートトレンチは、平面視でメッシュ状に形成されている、請求項2に記載の半導体装置。
【請求項10】
前記第1ドープ層は、前記第3ドープ層よりも薄く、
前記第2ドープ層は、前記第3ドープ層よりも厚い、
請求項1~9のうちのいずれか一項に記載の半導体装置。
(【請求項11】以降は省略されています)
発明の詳細な説明
【技術分野】
【0001】
本開示は、半導体装置に関する。
続きを表示(約 2,100 文字)
【背景技術】
【0002】
近年、トレンチゲート型の金属酸化膜半導体電界効果トランジスタ(Metal-Oxide-Semiconductor Field Effect Transistor,MOSFET)が広く実用化されている。トレンチゲート型のMOSFETでは、半導体層に形成されたトレンチ内にゲート電極が配置される。特許文献1には、このようなトレンチゲート型のMOSFETが開示されている。
【先行技術文献】
【特許文献】
【0003】
特開2018-129378号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
トランジスタのターンオフの際、誘導性負荷により生じた比較的高いサージ電圧がドレイン・ソース間にかかることがある。トランジスタのアバランシェ耐量とは、そのようなサージ電圧によりトランジスタがアバランシェ動作した場合に許容される電流またはエネルギーを指す。トレンチゲート型MOSFETのような縦型トランジスタでは、半導体層を厚くすることにより、アバランシェ耐量を向上させることができる。しかしながら、半導体層を厚くすることは、トランジスタのオン抵抗の上昇につながる。
【課題を解決するための手段】
【0005】
本開示の一態様による半導体装置は、縦型トランジスタと、前記縦型トランジスタの一部を構成する半導体層とを備えている。前記半導体層は、第1ドープ層と、前記第1ドープ層上に形成された第2ドープ層と、前記第2ドープ層上に形成された第3ドープ層とを含む。前記第1ドープ層の第1導電型の不純物濃度は、前記第3ドープ層の第1導電型の不純物濃度よりも高く、かつ前記第2ドープ層の第1導電型の不純物濃度は、前記第3ドープ層の第1導電型の不純物濃度よりも低い。
【発明の効果】
【0006】
本開示の半導体装置によれば、オン抵抗の上昇を抑制しつつ、アバランシェ耐量を向上させることができる。
【図面の簡単な説明】
【0007】
図1は、一実施形態に係る例示的な半導体装置の概略平面図である。
図2は、図1のF2線により囲まれた領域の概略拡大図である。
図3は、図2のF3-F3線に沿った半導体装置の概略断面図である。
図4は、半導体装置の例示的な製造工程を示す概略断面図である。
図5は、図4に示す工程に続く製造工程を示す概略断面図である。
図6は、図5に示す工程に続く製造工程を示す概略断面図である。
図7は、図6に示す工程に続く製造工程を示す概略断面図である。
図8は、図7に示す工程に続く製造工程を示す概略断面図である。
図9は、図8に示す工程に続く製造工程を示す概略断面図である。
図10は、図9に示す工程に続く製造工程を示す概略断面図である。
図11は、図10に示す工程に続く製造工程を示す概略断面図である。
図12は、図11に示す工程に続く製造工程を示す概略断面図である。
図13は、図12に示す工程に続く製造工程を示す概略断面図である。
図14(a)~図14(c)は、それぞれ実験例1~3による半導体装置における半導体層の模式図である。
図15は、実験例1~3による半導体装置の許容アバランシェ電流を示すグラフである。
図16は、実験例1~3による半導体装置のオン抵抗を示すグラフである。
【発明を実施するための形態】
【0008】
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、図示および説明を簡潔かつ明瞭にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、図示を簡潔かつ明瞭にするために、断面図では、ハッチングが省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0009】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0010】
[半導体装置の平面レイアウト]
図1は、一実施形態に係る例示的な半導体装置10の概略平面図である。半導体装置10は、縦型トランジスタ42(図3を参照して後述する)が形成された半導体チップであってよい。半導体装置10は、半導体層12を含む。半導体層12は、シリコン(Si)から形成されていてよい。図1に示される互いに直交するXYZ軸のZ軸方向は、半導体層12の第1面12A(図3参照)と実質的に直交する方向である。なお、本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Z軸方向に沿って上方から半導体装置10を視ることをいう。
(【0011】以降は省略されています)
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