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公開番号2024136148
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023047144
出願日2023-03-23
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H01L 29/739 20060101AFI20240927BHJP(基本的電気素子)
要約【課題】スイッチング損失を低減可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第1電極と、第2電極と、第1領域と、第2領域と、を備える。第1領域は、第1導電形の第1半導体領域と、第2導電形の第2半導体領域と、第1導電形の複数の第3半導体領域と、ゲート電極と、導電部と、第2導電形の第4半導体領域と、第1導電形の第5半導体領域と、第2導電形の第6半導体領域と、を含む。ゲート電極は、複数の第3半導体領域の1つとゲート絶縁層を介して対面する。導電部は、複数の第3半導体領域の別の1つと絶縁層を介して対面し、第2電極と電気的に接続されている。第4半導体領域は、複数の第3半導体領域の1つの上に設けられている。第6半導体領域は、複数の第3半導体領域の別の1つの上に設けられている。第3方向における第6半導体領域の長さは、第3方向における第4半導体領域の長さよりも長い。
【選択図】図2
特許請求の範囲【請求項１】
第１電極と、
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられた第１導電形の複数の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、前記複数の第３半導体領域の１つとゲート絶縁層を介して対面するゲート電極と、
前記第２方向において、前記複数の第３半導体領域の別の１つと絶縁層を介して対面し、前記第２電極と電気的に接続された導電部と、
前記複数の第３半導体領域の前記１つの上に設けられた第２導電形の第４半導体領域と、
前記複数の第３半導体領域の前記１つの上に設けられ、前記複数の第３半導体領域の前記１つよりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記複数の第３半導体領域の前記別の１つの上に設けられ、前記第１方向及び前記第２方向に垂直な第３方向における長さが前記第４半導体領域よりも長い第２導電形の第６半導体領域と、
を含む前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。
続きを表示（約 1,500 文字）【請求項２】
前記第４半導体領域と前記第５半導体領域は、前記第３方向において交互に設けられた、請求項１に記載の半導体装置。
【請求項３】
前記第５半導体領域は、前記複数の第３半導体領域の上にそれぞれ設けられ、
前記複数の第３半導体領域の前記別の１つの上に位置する前記第５半導体領域の前記第２方向における長さは、前記複数の第３半導体領域の前記１つの上に位置する別の前記第５半導体領域の前記第２方向における長さよりも長い、請求項１又は２に記載の半導体装置。
【請求項４】
前記第５半導体領域は、前記複数の第３半導体領域の前記別の１つの上において、前記第３方向に複数設けられ、
前記第６半導体領域は、前記第１方向に垂直な第１面に沿って、複数の前記第５半導体領域のそれぞれの周りに設けられた、請求項３に記載の半導体装置。
【請求項５】
前記第１領域は、
前記複数の第３半導体領域の前記１つ、前記第４半導体領域、前記第５半導体領域、及び前記ゲート電極が設けられた第１部分と、
前記複数の第３半導体領域の前記別の１つ、前記第６半導体領域、及び前記導電部が設けられた第２部分と、
を含み、
前記第２部分は、前記第１部分と前記第２領域との間に位置する、請求項１又は２に記載の半導体装置。
【請求項６】
前記第２部分の前記第２方向の長さは、前記第１電極と前記第２電極との間の前記第１方向における距離よりも長い、請求項５に記載の半導体装置。
【請求項７】
第１電極と、
前記第１電極から離れた第２電極と、
前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられた第１領域であって、
第１導電形の第１半導体領域と、
一部が前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の前記一部の上に設けられた第１導電形の複数の第３半導体領域と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、前記複数の第３半導体領域の１つとゲート絶縁層を介して対面するゲート電極と、
前記第２方向において、前記複数の第３半導体領域の別の１つと絶縁層を介して対面し、前記第２電極と電気的に接続された導電部と、
前記複数の第３半導体領域の前記１つの上に設けられた第２導電形の第４半導体領域と、
前記複数の第３半導体領域の前記１つの上に設けられ、前記複数の第３半導体領域の前記１つよりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域と、
前記複数の第３半導体領域の前記別の１つの上に設けられ、前記複数の第３半導体領域の前記別の１つよりも高い第１導電形の不純物濃度を有する第１導電形の第６半導体領域と、
を含み、前記第１方向に垂直な第１面において、単位面積あたりの前記第６半導体領域の面積が単位面積あたりの前記第５半導体領域の面積よりも大きい、前記第１領域と、
前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられた第２領域であって、
前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第７半導体領域と、
前記第７半導体領域の上に設けられた前記第２半導体領域の別の一部と、
前記第２半導体領域の前記別の一部の上に設けられた第１導電形の第８半導体領域と、
を含む前記第２領域と、
を備えた半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
電力変換等に用いられる半導体装置として、Insulated Gate Bipolar Transistor（ＩＧＢＴ）に、ダイオードを内蔵させたReverse Conducting Insulated Gate Bipolar Transistor（ＲＣ－ＩＧＢＴ）がある。この半導体装置について、スイッチング損失を低減できる技術が求められている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－５９４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、スイッチング損失を低減可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第２電極と、第１領域と、第２領域と、を備える。前記第２電極は、前記第１電極から離れている。前記第１領域は、前記第１電極と前記第２電極との間において、前記第１電極の一部の上に設けられている。前記第１領域は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の複数の第３半導体領域と、ゲート電極と、導電部と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、第２導電形の第６半導体領域と、を含む。前記第２半導体領域の一部は、前記第１半導体領域の上に設けられている。前記複数の第３半導体領域は、前記第２半導体領域の前記一部の上に設けられている。前記ゲート電極は、前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向において、前記複数の第３半導体領域の１つとゲート絶縁層を介して対面する。前記導電部は、前記第２方向において、前記複数の第３半導体領域の別の１つと絶縁層を介して対面し、前記第２電極と電気的に接続されている。前記第４半導体領域は、前記複数の第３半導体領域の前記１つの上に設けられている。前記第５半導体領域は、前記複数の第３半導体領域の前記１つの上に設けられ、前記複数の第３半導体領域の前記１つよりも高い第１導電形の不純物濃度を有する。前記第６半導体領域は、前記複数の第３半導体領域の前記別の１つの上に設けられている。前記第１方向及び前記第２方向に垂直な第３方向における前記第６半導体領域の長さは、前記第３方向における前記第４半導体領域の長さよりも長い。前記第２領域は、前記第１電極と前記第２電極との間において、前記第１電極の別の一部の上に設けられている。前記第２領域は、第２導電形の第７半導体領域と、前記第２半導体領域の別の一部と、第１導電形の第８半導体領域と、を含む。前記第７半導体領域は、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する。前記第２半導体領域の前記別の一部は、前記第７半導体領域の上に設けられている。前記第８半導体領域は、前記第２半導体領域の前記別の一部の上に設けられている。
【図面の簡単な説明】
【０００６】
図１は、実施形態に係る半導体装置の平面図である。
図２は、図１の部分Ａの拡大平面図である。
図３は、図２のＢ１－Ｂ２断面図である。
図４は、図２のＣ１－Ｃ２断面図である。
図５は、図２のＤ１－Ｄ２断面図である。
図６は、参考例に係る半導体装置の一部を示す平面図である。
図７は、実施形態の変形例に係る半導体装置の一部を示す平面図である。
図８は、実施形態の変形例に係る半導体装置の一部を示す平面図である。
図９は、実施形態の変形例に係る半導体装置の一部を示す平面図である。
図１０は、実施形態の変形例に係る半導体装置の一部を示す平面図である。
図１１は、実施形態の変形例に係る半導体装置の一部を示す平面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ
＋
、ｎ、ｎ
－
及びｐ
＋
、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ
＋
はｎよりもｎ形の不純物濃度が相対的に高く、ｎ
－
はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ
＋
はｐよりもｐ形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
図１は、実施形態に係る半導体装置の平面図である。図２は、図１の部分Ａの拡大平面図である。図３は、図２のＢ１－Ｂ２断面図である。図４は、図２のＣ１－Ｃ２断面図である。図５は、図２のＤ１－Ｄ２断面図である。図２は、図３～図５のＥ１－Ｅ２断面図に相当する。
実施形態に係る半導体装置は、ＲＣ－ＩＧＢＴである。図１～図５に示すように、実施形態に係る半導体装置１００は、ｐ
＋
形（第１導電形）コレクタ領域１（第１半導体領域）、ｎ
－
形（第２導電形）ベース領域２（第２半導体領域）、ｐ形ベース領域３（第３半導体領域）、ｎ
＋
形エミッタ領域４（第４半導体領域）、ｐ
＋
形コンタクト領域５（第５半導体領域）、ｎ
＋
形半導体領域６（第６半導体領域）、ｎ
＋
形カソード領域７（第７半導体領域）、ｐ形アノード領域８（第８半導体領域）、ｐ
＋
形アノード領域９、ゲート電極２０、導電部２１、絶縁層２５、コレクタ電極３１（第１電極）、エミッタ電極３２（第２電極）、及びゲートパッド３３を備える。
【０００９】
実施形態の説明では、ＸＹＺ直交座標系を用いる。コレクタ電極３１からエミッタ電極３２に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する二方向をＸ方向（第３方向）及びＹ方向（第２方向）とする。また、説明のために、コレクタ電極３１からエミッタ電極３２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、コレクタ電極３１とエミッタ電極３２の相対的な位置関係に基づき、重力の方向とは無関係である。
【００１０】
図１に示すように、半導体装置１００の上面には、エミッタ電極３２及びゲートパッド３３が設けられている。エミッタ電極３２及びゲートパッド３３は、互いに離れている。例えば、Ｘ方向において、複数のエミッタ電極３２が設けられている。各エミッタ電極３２の周りには、ゲート配線３３ａが設けられている。ゲート配線３３ａの一部は、エミッタ電極３２同士の間をＹ方向に延びている。ゲート配線３３ａは、ゲートパッド３３と電気的に接続されている。
（【００１１】以降は省略されています）

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