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公開番号
2024136148
公報種別
公開特許公報(A)
公開日
2024-10-04
出願番号
2023047144
出願日
2023-03-23
発明の名称
半導体装置
出願人
株式会社東芝
,
東芝デバイス&ストレージ株式会社
代理人
弁理士法人iX
主分類
H01L
29/739 20060101AFI20240927BHJP(基本的電気素子)
要約
【課題】スイッチング損失を低減可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第1電極と、第2電極と、第1領域と、第2領域と、を備える。第1領域は、第1導電形の第1半導体領域と、第2導電形の第2半導体領域と、第1導電形の複数の第3半導体領域と、ゲート電極と、導電部と、第2導電形の第4半導体領域と、第1導電形の第5半導体領域と、第2導電形の第6半導体領域と、を含む。ゲート電極は、複数の第3半導体領域の1つとゲート絶縁層を介して対面する。導電部は、複数の第3半導体領域の別の1つと絶縁層を介して対面し、第2電極と電気的に接続されている。第4半導体領域は、複数の第3半導体領域の1つの上に設けられている。第6半導体領域は、複数の第3半導体領域の別の1つの上に設けられている。第3方向における第6半導体領域の長さは、第3方向における第4半導体領域の長さよりも長い。
【選択図】図2
特許請求の範囲
【請求項1】
第1電極と、
前記第1電極から離れた第2電極と、
前記第1電極と前記第2電極との間において、前記第1電極の一部の上に設けられた第1領域であって、
第1導電形の第1半導体領域と、
一部が前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の前記一部の上に設けられた第1導電形の複数の第3半導体領域と、
前記第1電極から前記第2電極に向かう第1方向に垂直な第2方向において、前記複数の第3半導体領域の1つとゲート絶縁層を介して対面するゲート電極と、
前記第2方向において、前記複数の第3半導体領域の別の1つと絶縁層を介して対面し、前記第2電極と電気的に接続された導電部と、
前記複数の第3半導体領域の前記1つの上に設けられた第2導電形の第4半導体領域と、
前記複数の第3半導体領域の前記1つの上に設けられ、前記複数の第3半導体領域の前記1つよりも高い第1導電形の不純物濃度を有する第1導電形の第5半導体領域と、
前記複数の第3半導体領域の前記別の1つの上に設けられ、前記第1方向及び前記第2方向に垂直な第3方向における長さが前記第4半導体領域よりも長い第2導電形の第6半導体領域と、
を含む前記第1領域と、
前記第1電極と前記第2電極との間において、前記第1電極の別の一部の上に設けられた第2領域であって、
前記第2半導体領域よりも高い第2導電形の不純物濃度を有する第2導電形の第7半導体領域と、
前記第7半導体領域の上に設けられた前記第2半導体領域の別の一部と、
前記第2半導体領域の前記別の一部の上に設けられた第1導電形の第8半導体領域と、
を含む前記第2領域と、
を備えた半導体装置。
続きを表示(約 1,500 文字)
【請求項2】
前記第4半導体領域と前記第5半導体領域は、前記第3方向において交互に設けられた、請求項1に記載の半導体装置。
【請求項3】
前記第5半導体領域は、前記複数の第3半導体領域の上にそれぞれ設けられ、
前記複数の第3半導体領域の前記別の1つの上に位置する前記第5半導体領域の前記第2方向における長さは、前記複数の第3半導体領域の前記1つの上に位置する別の前記第5半導体領域の前記第2方向における長さよりも長い、請求項1又は2に記載の半導体装置。
【請求項4】
前記第5半導体領域は、前記複数の第3半導体領域の前記別の1つの上において、前記第3方向に複数設けられ、
前記第6半導体領域は、前記第1方向に垂直な第1面に沿って、複数の前記第5半導体領域のそれぞれの周りに設けられた、請求項3に記載の半導体装置。
【請求項5】
前記第1領域は、
前記複数の第3半導体領域の前記1つ、前記第4半導体領域、前記第5半導体領域、及び前記ゲート電極が設けられた第1部分と、
前記複数の第3半導体領域の前記別の1つ、前記第6半導体領域、及び前記導電部が設けられた第2部分と、
を含み、
前記第2部分は、前記第1部分と前記第2領域との間に位置する、請求項1又は2に記載の半導体装置。
【請求項6】
前記第2部分の前記第2方向の長さは、前記第1電極と前記第2電極との間の前記第1方向における距離よりも長い、請求項5に記載の半導体装置。
【請求項7】
第1電極と、
前記第1電極から離れた第2電極と、
前記第1電極と前記第2電極との間において、前記第1電極の一部の上に設けられた第1領域であって、
第1導電形の第1半導体領域と、
一部が前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の前記一部の上に設けられた第1導電形の複数の第3半導体領域と、
前記第1電極から前記第2電極に向かう第1方向に垂直な第2方向において、前記複数の第3半導体領域の1つとゲート絶縁層を介して対面するゲート電極と、
前記第2方向において、前記複数の第3半導体領域の別の1つと絶縁層を介して対面し、前記第2電極と電気的に接続された導電部と、
前記複数の第3半導体領域の前記1つの上に設けられた第2導電形の第4半導体領域と、
前記複数の第3半導体領域の前記1つの上に設けられ、前記複数の第3半導体領域の前記1つよりも高い第1導電形の不純物濃度を有する第1導電形の第5半導体領域と、
前記複数の第3半導体領域の前記別の1つの上に設けられ、前記複数の第3半導体領域の前記別の1つよりも高い第1導電形の不純物濃度を有する第1導電形の第6半導体領域と、
を含み、前記第1方向に垂直な第1面において、単位面積あたりの前記第6半導体領域の面積が単位面積あたりの前記第5半導体領域の面積よりも大きい、前記第1領域と、
前記第1電極と前記第2電極との間において、前記第1電極の別の一部の上に設けられた第2領域であって、
前記第2半導体領域よりも高い第2導電形の不純物濃度を有する第2導電形の第7半導体領域と、
前記第7半導体領域の上に設けられた前記第2半導体領域の別の一部と、
前記第2半導体領域の前記別の一部の上に設けられた第1導電形の第8半導体領域と、
を含む前記第2領域と、
を備えた半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
続きを表示(約 3,100 文字)
【背景技術】
【0002】
電力変換等に用いられる半導体装置として、Insulated Gate Bipolar Transistor(IGBT)に、ダイオードを内蔵させたReverse Conducting Insulated Gate Bipolar Transistor(RC-IGBT)がある。この半導体装置について、スイッチング損失を低減できる技術が求められている。
【先行技術文献】
【特許文献】
【0003】
特開2022-59429号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、スイッチング損失を低減可能な半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第1電極と、第2電極と、第1領域と、第2領域と、を備える。前記第2電極は、前記第1電極から離れている。前記第1領域は、前記第1電極と前記第2電極との間において、前記第1電極の一部の上に設けられている。前記第1領域は、第1導電形の第1半導体領域と、第2導電形の第2半導体領域と、第1導電形の複数の第3半導体領域と、ゲート電極と、導電部と、第2導電形の第4半導体領域と、第1導電形の第5半導体領域と、第2導電形の第6半導体領域と、を含む。前記第2半導体領域の一部は、前記第1半導体領域の上に設けられている。前記複数の第3半導体領域は、前記第2半導体領域の前記一部の上に設けられている。前記ゲート電極は、前記第1電極から前記第2電極に向かう第1方向に垂直な第2方向において、前記複数の第3半導体領域の1つとゲート絶縁層を介して対面する。前記導電部は、前記第2方向において、前記複数の第3半導体領域の別の1つと絶縁層を介して対面し、前記第2電極と電気的に接続されている。前記第4半導体領域は、前記複数の第3半導体領域の前記1つの上に設けられている。前記第5半導体領域は、前記複数の第3半導体領域の前記1つの上に設けられ、前記複数の第3半導体領域の前記1つよりも高い第1導電形の不純物濃度を有する。前記第6半導体領域は、前記複数の第3半導体領域の前記別の1つの上に設けられている。前記第1方向及び前記第2方向に垂直な第3方向における前記第6半導体領域の長さは、前記第3方向における前記第4半導体領域の長さよりも長い。前記第2領域は、前記第1電極と前記第2電極との間において、前記第1電極の別の一部の上に設けられている。前記第2領域は、第2導電形の第7半導体領域と、前記第2半導体領域の別の一部と、第1導電形の第8半導体領域と、を含む。前記第7半導体領域は、前記第2半導体領域よりも高い第2導電形の不純物濃度を有する。前記第2半導体領域の前記別の一部は、前記第7半導体領域の上に設けられている。前記第8半導体領域は、前記第2半導体領域の前記別の一部の上に設けられている。
【図面の簡単な説明】
【0006】
図1は、実施形態に係る半導体装置の平面図である。
図2は、図1の部分Aの拡大平面図である。
図3は、図2のB1-B2断面図である。
図4は、図2のC1-C2断面図である。
図5は、図2のD1-D2断面図である。
図6は、参考例に係る半導体装置の一部を示す平面図である。
図7は、実施形態の変形例に係る半導体装置の一部を示す平面図である。
図8は、実施形態の変形例に係る半導体装置の一部を示す平面図である。
図9は、実施形態の変形例に係る半導体装置の一部を示す平面図である。
図10は、実施形態の変形例に係る半導体装置の一部を示す平面図である。
図11は、実施形態の変形例に係る半導体装置の一部を示す平面図である。
【発明を実施するための形態】
【0007】
以下に、本発明の各実施形態について図面を参照しつつ説明する。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、n
+
、n、n
-
及びp
+
、pの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、n
+
はnよりもn形の不純物濃度が相対的に高く、n
-
はnよりもn形の不純物濃度が相対的に低いことを示す。また、p
+
はpよりもp形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
【0008】
図1は、実施形態に係る半導体装置の平面図である。図2は、図1の部分Aの拡大平面図である。図3は、図2のB1-B2断面図である。図4は、図2のC1-C2断面図である。図5は、図2のD1-D2断面図である。図2は、図3~図5のE1-E2断面図に相当する。
実施形態に係る半導体装置は、RC-IGBTである。図1~図5に示すように、実施形態に係る半導体装置100は、p
+
形(第1導電形)コレクタ領域1(第1半導体領域)、n
-
形(第2導電形)ベース領域2(第2半導体領域)、p形ベース領域3(第3半導体領域)、n
+
形エミッタ領域4(第4半導体領域)、p
+
形コンタクト領域5(第5半導体領域)、n
+
形半導体領域6(第6半導体領域)、n
+
形カソード領域7(第7半導体領域)、p形アノード領域8(第8半導体領域)、p
+
形アノード領域9、ゲート電極20、導電部21、絶縁層25、コレクタ電極31(第1電極)、エミッタ電極32(第2電極)、及びゲートパッド33を備える。
【0009】
実施形態の説明では、XYZ直交座標系を用いる。コレクタ電極31からエミッタ電極32に向かう方向をZ方向(第1方向)とする。Z方向に対して垂直であり、相互に直交する二方向をX方向(第3方向)及びY方向(第2方向)とする。また、説明のために、コレクタ電極31からエミッタ電極32に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、コレクタ電極31とエミッタ電極32の相対的な位置関係に基づき、重力の方向とは無関係である。
【0010】
図1に示すように、半導体装置100の上面には、エミッタ電極32及びゲートパッド33が設けられている。エミッタ電極32及びゲートパッド33は、互いに離れている。例えば、X方向において、複数のエミッタ電極32が設けられている。各エミッタ電極32の周りには、ゲート配線33aが設けられている。ゲート配線33aの一部は、エミッタ電極32同士の間をY方向に延びている。ゲート配線33aは、ゲートパッド33と電気的に接続されている。
(【0011】以降は省略されています)
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