特許ウォッチ

公開番号2025131155
公報種別公開特許公報(A)
公開日2025-09-09
出願番号2024028708
出願日2024-02-28
発明の名称DC-DCコンバータ
出願人ダイヤゼブラ電機株式会社
代理人個人
主分類H02M 3/28 20060101AFI20250902BHJP(電力の発電,変換,配電)
要約【課題】インダクタ電流を不要に大きくすること無く、より確実にZVS動作を確保する技術を提供する。
【解決手段】このDC-DCコンバータは、2つのフルブリッジ回路がトランスおよびインダクタを介して接続される。各スイッチング素子は、寄生容量または並列接続されたキャパシタを含む。制御回路は、フルブリッジ回路の各レグの有するスイッチング素子のオンオフを切り替える切り替えタイミングにおいてデッドタイムを設け、ゼロクロス点前後の第1・第2切り替えタイミングにおけるインダクタ電流I_Lの絶対値を閾値電流I_ref以上とする。閾値電流I_refは、第1・第2切り替えタイミングにおけるインダクタ電流I_Lの値の絶対値を閾値電流I_refとした場合に、すべての切り替えタイミングにおいて、等価インダクタに蓄積されるエネルギーが、オンオフを切り替えるレグのキャパシタに蓄積されるエネルギー以上となるように設定される。
【選択図】図13

特許請求の範囲【請求項１】
２つのスイッチング素子を含む第１レグおよび第２レグを有する１次側フルブリッジ回路と、
２つのスイッチング素子を含む第３レグおよび第４レグを有する２次側フルブリッジ回路と、
前記１次側フルブリッジ回路に接続された１次側巻線と、前記２次側フルブリッジ回路に接続され、前記１次側巻線と磁気結合する２次側巻線とを有するトランスと、
前記１次側巻線または前記２次側巻線に直列接続されたインダクタンス成分と、
前記１次側フルブリッジ回路および前記２次側フルブリッジ回路それぞれの前記スイッチング素子をソフトスイッチング制御する制御回路と、
を備え、
前記１次側フルブリッジ回路および前記２次側フルブリッジ回路の有する前記スイッチング素子は、いずれも、寄生容量であるキャパシタ、または、並列接続された外付けのキャパシタを含み、
前記制御回路は、
前記第１レグ、前記第２レグ、前記第３レグおよび前記第４レグを含む４つのレグのそれぞれについて、２つの前記スイッチング素子のオンオフを切り替える切り替えタイミングにおいて、前記レグの２つの前記スイッチング素子の両方がオフとなるデッドタイムを設け、
前記トランスおよび前記インダクタンス成分の等価インダクタに流れるインダクタ電流の極性が反転するゼロクロス点の直前の前記切り替えタイミングである第１切り替えタイミングにおいて、前記第１レグの前記スイッチング素子のオンオフを切り替え、
前記ゼロクロス点の直後の前記切り替えタイミングである第２切り替えタイミングにおいて、前記第３レグの前記スイッチング素子のオンオフを切り替え、
前記第２切り替えタイミングの後、次の前記第１切り替えタイミングの前の第３切り替えタイミングにおいて、前記第２レグおよび前記第４レグのいずれか一方の前記スイッチング素子のオンオフを切り替え、
前記第３切り替えタイミングの後、次の前記第１切り替えタイミングの前の第４切り替えタイミングにおいて、前記第２レグおよび前記第４レグの他方の前記スイッチング素子のオンオフを切り替え、
前記第１切り替えタイミングおよび前記第２切り替えタイミングにおける前記インダクタ電流の値の絶対値を閾値電流以上とし、
前記閾値電流は、前記第１切り替えタイミングおよび前記第２切り替えタイミングにおいて、前記等価インダクタに蓄積されるエネルギーが、オンオフを切り替える前記レグに含まれる前記キャパシタに蓄積されるエネルギー以上となるように設定され、かつ、
前記閾値電流は、前記第１切り替えタイミングおよび前記第２切り替えタイミングにおける前記インダクタ電流の値の絶対値を前記閾値電流とした場合に、前記第３切り替えタイミングおよび前記第４切り替えタイミングにおいて、前記等価インダクタに蓄積されるエネルギーが、オンオフを切り替える前記レグに含まれる前記キャパシタに蓄積されるエネルギー以上となるように設定される、ＤＣ－ＤＣコンバータ。
続きを表示（約 2,200 文字）【請求項２】
請求項１に記載のＤＣ－ＤＣコンバータであって、
前記閾値電流をＩ
ｒｅｆ
、前記１次側フルブリッジ回路の入力電圧をＶｘ、前記２次側フルブリッジ回路の出力電圧をＶｙ、前記第１レグの２つの前記キャパシタのキャパシタンスをそれぞれＣ
１１
，Ｃ
１２
、前記第３レグの２つの前記キャパシタのキャパシタンスをそれぞれＣ
２１
，Ｃ
２２
、前記等価インダクタのインダクタンスをＬで示した場合、
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を満たす、ＤＣ－ＤＣコンバータ。
【請求項３】
請求項２に記載のＤＣ－ＤＣコンバータであって、
前記制御回路は、
前記第３切り替えタイミングにおいて、前記第４レグの前記スイッチング素子のオンオフを切り替え、
前記第４切り替えタイミングにおいて、前記第２レグの前記スイッチング素子のオンオフを切り替え、
前記閾値電流Ｉ
ｒｅｆ
は、前記第２レグの２つの前記キャパシタのキャパシタンスをそれぞれＣ
１３
，Ｃ
１４
、前記第４レグの２つの前記キャパシタのキャパシタンスをそれぞれＣ
２３
，Ｃ
２４
、前記１次側フルブリッジ回路の電圧出力期間をτ
１
、前記２次側フルブリッジ回路の電圧出力期間をτ
２
、スイッチング角周波数をωで示した場合、
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を満たす、ＤＣ－ＤＣコンバータ。
【請求項４】
請求項２に記載のＤＣ－ＤＣコンバータであって、
前記制御回路は、
前記第３切り替えタイミングにおいて、前記第２レグの前記スイッチング素子のオンオフを切り替え、
前記第４切り替えタイミングにおいて、前記第４レグの前記スイッチング素子のオンオフを切り替え、
前記閾値電流Ｉ
ｒｅｆ
は、前記第２レグの２つの前記キャパシタのキャパシタンスをそれぞれＣ
１３
，Ｃ
１４
、前記第４レグの２つの前記キャパシタのキャパシタンスをそれぞれＣ
２３
，Ｃ
２４
、前記１次側フルブリッジ回路の電圧出力期間をτ
１
、前記２次側フルブリッジ回路の電圧出力期間をτ
２
、スイッチング角周波数をωで示した場合、
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2025131155000072.tif
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を満たす、ＤＣ－ＤＣコンバータ。
【請求項５】
請求項１ないし請求項４のいずれか一項に記載のＤＣ－ＤＣコンバータであって、
前記制御回路は、
前記閾値電流を、所定の条件の変化の都度導出し、
前記条件は、少なくとも、
前記第１フルブリッジ回路の入力電圧と、
前記第２フルブリッジ回路の出力電圧と、
を含む、
ＤＣ－ＤＣコンバータ。
【請求項６】
請求項５に記載のＤＣ－ＤＣコンバータであって、
前記条件は、
前記第１フルブリッジ回路の電圧出力期間と、
前記第２フルブリッジ回路の電圧出力期間と、
スイッチング周波数またはスイッチング角周波数と、
前記第１フルブリッジ回路の電圧出力期間と前記第２フルブリッジ回路の電圧出力期間との位相差と、
をさらに含む、
ＤＣ－ＤＣコンバータ。
【請求項７】
請求項１ないし請求項４のいずれか一項に記載のＤＣ－ＤＣコンバータであって、
前記第１切り替えタイミングの前記デッドタイムと、前記第２切り替えタイミングの前記デッドタイムと、前記第３切り替えタイミングの前記デッドタイムと、前記第４切り替えタイミングの前記デッドタイムとは、それぞれ個別に設定される、ＤＣ－ＤＣコンバータ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ＤＣ－ＤＣコンバータに関する。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
ＤＣ－ＤＣコンバータなどの電力変換装置では、スイッチング損失を低減して、高効率で電力伝送を行うため、また、ノイズを低減して、スイッチングサージを抑えて、耐圧の低い安価な素子を用いるために、ゼロボルトスイッチング（以下、ＺＶＳと言う）が用いられている。
【０００３】
特許文献１には、ＤＡＢ（デュアルアクティブブリッジ）コンバータの１次側と２次側とで電圧不均衡である場合に、スイッチング時の電流（インダクタ電流）を一定以上に保つことによって簡易な制御でＺＶＳ動作を行い、かつ、スイッチング損失を低減する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
特開２０２０－５３３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この方法では、ゼロクロス点の前後における１次側のスイッチング時の電流値と、２次側のスイッチング時の電流値とを一致させることで、損失を平衡化させるようにＤＡＢを駆動していた。しかしながら、この方法では、１次側および２次側のうち、代表的なレグについての電圧値やキャパシタの容量差を基準としている。このため、動作領域や、キャパシタの容量差が大きい場合など、状況によっては必ずしもＺＶＳを確保できるとは限らない。この方法では、そのような場合には、補正係数αを大きくすることにより、ＺＶＳを確保することができる。しかしながら、補正係数αを大きくすると、インダクタ電流の実効値が大きくなるという問題が生じる。
【０００６】
そこで、本発明は、ＤＡＢコンバータにおいて、インダクタ電流を不要に大きくすること無く、より確実にＺＶＳ動作を確保する技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本願の第１発明は、２つのスイッチング素子を含む第１レグおよび第２レグを有する１次側フルブリッジ回路と、２つのスイッチング素子を含む第３レグおよび第４レグを有する２次側フルブリッジ回路と、前記１次側フルブリッジ回路に接続された１次側巻線と、前記２次側フルブリッジ回路に接続され、前記１次側巻線と磁気結合する２次側巻線とを有するトランスと、前記１次側巻線または前記２次側巻線に直列接続されたインダクタンス成分と、前記１次側フルブリッジ回路および前記２次側フルブリッジ回路それぞれの前記スイッチング素子をソフトスイッチング制御する制御回路と、を備え、前記１次側フルブリッジ回路および前記２次側フルブリッジ回路の有する前記スイッチング素子は、いずれも、寄生容量であるキャパシタ、または、並列接続された外付けのキャパシタを含み、前記制御回路は、前記第１レグ、前記第２レグ、前記第３レグおよび前記第４レグを含む４つのレグのそれぞれについて、２つの前記スイッチング素子のオンオフを切り替える切り替えタイミングにおいて、前記レグの２つの前記スイッチング素子の両方がオフとなるデッドタイムを設け、前記トランスおよび前記インダクタンス成分の等価インダクタに流れるインダクタ電流の極性が反転するゼロクロス点の直前の前記切り替えタイミングである第１切り替えタイミングにおいて、前記第１レグの前記スイッチング素子のオンオフを切り替え、前記ゼロクロス点の直後の前記切り替えタイミングである第２切り替えタイミングにおいて、前記第３レグの前記スイッチング素子のオンオフを切り替え、前記第２切り替えタイミングの後、次の前記第１切り替えタイミングの前の第３切り替えタイミングにおいて、前記第２レグおよび前記第４レグのいずれか一方の前記スイッチング素子のオンオフを切り替え、前記第３切り替えタイミングの後、次の前記第１切り替えタイミングの前の第４切り替えタイミングにおいて、前記第２レグおよび前記第４レグの他方の前記スイッチング素子のオンオフを切り替え、前記第１切り替えタイミングおよび前記第２切り替えタイミングにおける前記インダクタ電流の値の絶対値を閾値電流以上とし、前記閾値電流は、前記第１切り替えタイミングおよび前記第２切り替えタイミングにおいて、前記等価インダクタに蓄積されるエネルギーが、オンオフを切り替える前記レグに含まれる前記キャパシタに蓄積されるエネルギー以上となるように設定され、かつ、前記閾値電流は、前記第１切り替えタイミングおよび前記第２切り替えタイミングにおける前記インダクタ電流の値の絶対値を前記閾値電流とした場合に、前記第３切り替えタイミングおよび前記第４切り替えタイミングにおいて、前記等価インダクタに蓄積されるエネルギーが、オンオフを切り替える前記レグに含まれる前記キャパシタに蓄積されるエネルギー以上となるように設定される、ＤＣ－ＤＣコンバータである。
【０００８】
本願の第２発明は、第１発明のＤＣ－ＤＣコンバータであって、前記閾値電流をＩ
ｒｅｆ
、前記１次側フルブリッジ回路の入力電圧をＶｘ、前記２次側フルブリッジ回路の出力電圧をＶｙ、前記第１レグの２つの前記キャパシタのキャパシタンスをそれぞれＣ
１１
，Ｃ
１２
、前記第３レグの２つの前記キャパシタのキャパシタンスをそれぞれＣ
２１
，Ｃ
２２
、前記等価インダクタのインダクタンスをＬで示した場合、
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を満たす。
【０００９】
本願の第３発明は、第２発明のＤＣ－ＤＣコンバータであって、前記制御回路は、前記第３切り替えタイミングにおいて、前記第４レグの前記スイッチング素子のオンオフを切り替え、前記第４切り替えタイミングにおいて、前記第２レグの前記スイッチング素子のオンオフを切り替え、前記閾値電流Ｉ
ｒｅｆ
は、前記第２レグの２つの前記キャパシタのキャパシタンスをそれぞれＣ
１３
，Ｃ
１４
、前記第４レグの２つの前記キャパシタのキャパシタンスをそれぞれＣ
２３
，Ｃ
２４
、前記１次側フルブリッジ回路の電圧出力期間をτ
１
、前記２次側フルブリッジ回路の電圧出力期間をτ
２
、スイッチング角周波数をωで示した場合、
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2025131155000009.tif
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を満たす。
【００１０】
本願の第４発明は、第２発明のＤＣ－ＤＣコンバータであって、前記制御回路は、前記第３切り替えタイミングにおいて、前記第２レグの前記スイッチング素子のオンオフを切り替え、前記第４切り替えタイミングにおいて、前記第４レグの前記スイッチング素子のオンオフを切り替え、前記閾値電流Ｉ
ｒｅｆ
は、前記第２レグの２つの前記キャパシタのキャパシタンスをそれぞれＣ
１３
，Ｃ
１４
、前記第４レグの２つの前記キャパシタのキャパシタンスをそれぞれＣ
２３
，Ｃ
２４
、前記１次側フルブリッジ回路の電圧出力期間をτ
１
、前記２次側フルブリッジ回路の電圧出力期間をτ
２
、スイッチング角周波数をωで示した場合、
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を満たす。
（【００１１】以降は省略されています）

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