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公開番号2025111757
公報種別公開特許公報(A)
公開日2025-07-30
出願番号2025076065,2023517682
出願日2025-05-01,2021-09-08
発明の名称オプトエレクトロニクス半導体素子および製造方法
出願人エイエムエス-オスラムインターナショナルゲーエムベーハー,ams-OSRAM International GmbH
代理人アインゼル・フェリックス=ラインハルト,個人,個人,個人,個人,個人
主分類H10H 20/831 20250101AFI20250723BHJP()
要約【課題】面積について最適化されたオプトエレクトロニクス半導体素子を提供する。
【解決手段】オプトエレクトロニクス半導体素子(16)には、少なくとも1つの側面(9A)、第1主面(9B)および第2主面(9C)を含む積層体(9)、積層体の第1半導体領域(4)の電気的な接触接続のために設けられている、第1主面に配置された第1コンタクト手段(12)、第2主面に配置された第2コンタクト手段(17)であって、積層体の第2半導体領域(5)の電気的な接触接続のために設けられておりかつビーム透過性である第2コンタクト手段、積層体に配置された導電性エッジ層(11)であって、第2コンタクト手段から側面を経て第1主面まで延在している導電性エッジ層、およびエッジ層と積層体との間に配置された第1誘電体層(10)が含まれ、第2主面は、第1誘電体層によって覆われていない。
【選択図】図11B
特許請求の範囲【請求項１】
オプトエレクトロニクス半導体素子（１６）であって、前記オプトエレクトロニクス半導体素子（１６）には、
積層体（９）が含まれており、前記積層体（９）には、
第１導電型の第１半導体領域（４）、
第２導電型の第２半導体領域（５）、
前記第１半導体領域（４）と前記第２半導体領域（５）との間に配置された活性領域（６）、
前記積層体（９）を横方向に画定する少なくとも１つの側面（９Ａ）、ならびに
第１主面（９Ｂ）および前記第１主面（９Ｂ）とは反対側の第２主面（９Ｃ）が含まれ、前記第１主面（９Ｂ）および前記第２主面（９Ｃ）はそれぞれ前記側面（９Ａ）に対して斜めに配置されており、前記オプトエレクトロニクス半導体素子（１６）にはさらに、
前記第１主面（９Ｂ）に配置された第１コンタクト手段（１２）であって、前記第１半導体領域（４）の電気的な接触接続のために設けられている第１コンタクト手段（１２）、
前記第２主面（９Ｃ）に配置された第２コンタクト手段（１７）であって、前記第２半導体領域（５）の電気的な接触接続のために設けられておりかつビーム透過性である第２コンタクト手段（１７）、および
前記積層体（９）に配置された導電性エッジ層（１１）であって、前記第２コンタクト手段（１７）から前記側面（９Ａ）を経て前記第１主面（９Ｂ）まで延在しかつ第２主面（９Ｃ）に配置された端部領域（１１Ｂ）を有する導電性エッジ層（１１）が含まれ、前記端部領域（１１Ｂ）は、前記導電性エッジ層（１１）の厚さ（ｄ１）に対応する、横方向寸法（ｂ１）を有し、前記オプトエレクトロニクス半導体素子（１６）にはさらに、
前記エッジ層（１１）と前記積層体（９）との間に配置された第１誘電体層（１０）が含まれ、前記第２主面（９Ｃ）は、前記第１誘電体層（１０）によって覆われていない、オプトエレクトロニクス半導体素子（１６）。
続きを表示（約 1,600 文字）【請求項２】
オプトエレクトロニクス半導体素子（１６）であって、前記オプトエレクトロニクス半導体素子（１６）には、
積層体（９）が含まれており、前記積層体（９）には、
第１導電型の第１半導体領域（４）、
第２導電型の第２半導体領域（５）、
前記第１半導体領域（４）と前記第２半導体領域（５）との間に配置された活性領域（６）、
前記積層体（９）を横方向に画定する少なくとも１つの側面（９Ａ）、ならびに
第１主面（９Ｂ）および前記第１主面（９Ｂ）とは反対側の第２主面（９Ｃ）が含まれ、前記第１主面（９Ｂ）および前記第２主面（９Ｃ）はそれぞれ前記側面（９Ａ）に対して斜めに配置されており、前記オプトエレクトロニクス半導体素子（１６）にはさらに、
前記第１主面（９Ｂ）に配置された第１コンタクト手段（１２）であって、前記第１半導体領域（４）の電気的な接触接続のために設けられている第１コンタクト手段（１２）、
前記第２主面（９Ｃ）に配置された第２コンタクト手段（１７）であって、前記第２半導体領域（５）の電気的な接触接続のために設けられておりかつビーム透過性である第２コンタクト手段（１７）、および
前記積層体（９）に配置された導電性エッジ層（１１）であって、前記第２コンタクト手段（１７）から前記側面（９Ａ）を経て前記第１主面（９Ｂ）まで延在している導電性エッジ層（１１）、および
前記エッジ層（１１）と前記積層体（９）との間に配置された第１誘電体層（１０）とが含まれており、前記第２主面（９Ｃ）は、前記第１誘電体層（１０）によって覆われておらず、前記第１誘電体層（１０）は、前記第２主面（９Ｃ）と面一に終端している、オプトエレクトロニクス半導体素子（１６）。
【請求項３】
前記エッジ層（１１）は、少なくとも１つの前記側面（９Ａ）にコンフォーマルに配置されている、請求項１または２記載のオプトエレクトロニクス半導体素子（１６）。
【請求項４】
前記第２主面（９Ｃ）は、前記エッジ層（１１）によって覆われていない、請求項１から３までのいずれか１項記載のオプトエレクトロニクス半導体素子（１６）。
【請求項５】
前記エッジ層（１１）は、前記積層体（９）とは反対側を向いた、前記第２主面（９Ｃ）の面において、前記第２主面（９Ｃ）を越えて突出していない、請求項１から４までのいずれか１項記載のオプトエレクトロニクス半導体素子（１６）。
【請求項６】
前記第２半導体領域（５）は、前記第２主面（９Ｃ）に配置されかつ半導体材料から形成されるコンタクト層（５Ａ）を有し、前記コンタクト層（５Ａ）に前記第２コンタクト手段（１７）が少なくとも部分的に直接配置されている、請求項１から５までのいずれか１項記載のオプトエレクトロニクス半導体素子（１６）。
【請求項７】
前記第２コンタクト手段（１７）は、次の材料、すなわちＴＣＯ、金属、半導体、グラフェンのうちの少なくとも１つを含むかまたはこれらから構成される、請求項１から６までのいずれか１項記載のオプトエレクトロニクス半導体素子（１６）。
【請求項８】
前記第２コンタクト手段（１７）は、前記第２主面（９Ｃ）に被着される層である、請求項１から７までのいずれか１項記載のオプトエレクトロニクス半導体素子（１６）。
【請求項９】
１つまたは複数の前記側面（９Ａ）は、少なくとも大部分が前記エッジ層（１１）によって覆われている、請求項１から８までのいずれか１項記載のオプトエレクトロニクス半導体素子（１６）。
【請求項１０】
前記エッジ層（１１）は、前記積層体（９）の鏡面部を形成する、請求項１から９までのいずれか１項記載のオプトエレクトロニクス半導体素子（１６）。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本明細書に示されるのは、オプトエレクトロニクス半導体素子およびそれを製造する方法である。オプトエレクトロニクス半導体素子は、例えばフリップチップである。
続きを表示（約 1,500 文字）【０００２】
フリップチップでは、第１導電型および第２導電型の荷電担体は一般に、フリップチップの半導体層の下方に、すなわち外面ではないところに供給されて分配される。活性領域の上方における半導体層の接触接続には、構成部分における配線変更が必要である。半導体層に電気的にアクセスできるようにするために、エッチングされた止まり穴を使用するフリップチップが公知である。しかしながら、これにより、フリップチップの面積効率が低下してしまう。
【０００３】
本発明において、解決すべき課題は、面積について最適化されたオプトエレクトロニクス半導体素子を提供することである。解決すべき別の課題は、面積について最適化されたオプトエレクトロニクス半導体素子を製造する方法を提供することである。
【０００４】
これらの課題はとりわけ、独立請求項の特徴的構成を備えたオプトエレクトロニクス半導体素子と、オプトエレクトロニクス半導体素子を製造する方法とによって解決される。
【０００５】
オプトエレクトロニクス半導体素子の少なくとも１つの実施形態によると、このオプトエレクトロニクス半導体素子には、第１導電型の第１半導体領域、第２導電型の第２半導体領域、および第１半導体領域と第２半導体領域との間に配置された活性領域を有する積層体が含まれている。例えば、第１半導体領域はｐ型ドープ領域であり、第２半導体領域はｎ型ドープ領域である。さらに、活性領域は好適には、電磁ビームを生成するように構成されている。
【０００６】
さらに、積層体には、積層体を横方向に画定する少なくとも１つの側面と、第１主面と、第１主面とは反対側の第２主面とが含まれており、第１主面および第２主面はそれぞれ、側面に対して斜めに、好適には平行でも垂直でもなく配置されている。特に、第１主面は、第１半導体領域の面に配置された、積層体の表面であり、第２主面は、第２半導体領域の面に配置された、積層体の表面である。好適には、生成されるビームの大部分は、第２主面の面において半導体素子から出射する。
【０００７】
積層体は、オプトエレクトロニクス半導体素子の最も厚い層であってよい。例えば、積層体は、オプトエレクトロニクス半導体素子の厚さの５０％を成していてよい。この厚さはほぼ、半導体素子の主延在面に対して垂直な方向の寸法を表す。
【０００８】
さらに、オプトエレクトロニクス半導体素子には、第１主面に配置された第１コンタクト手段であって、第１半導体領域の電気的な接触接続のために設けられている第１コンタクト手段と、第２主面に配置された第２コンタクト手段であって、第２半導体領域の電気的な接触接続のために設けられておりかつビーム透過性である第２コンタクト手段と、積層体に配置された導電性エッジ層であって、第２コンタクト手段から側面を経て第１主面まで延在する導電性エッジ層とが含まれている。
【０００９】
エッジ層は、横方向に、すなわち少なくとも１つの側面において、少なくとも一部の領域が積層体に続いていてよい。
【００１０】
さらに、エッジ層は、第２主面に配置された端部領域であって、導電性エッジ層の厚さに対応する横方向寸法を有する端部領域を有していてよい。厚さに対応する横方向寸法とは、同等の値または同じ値でもあり、また２倍までの、特に１．５倍までの値でもあると理解される。例えば、同等の値または同じ値は、エッジ層と第２主面とが直角である場合に達成されるのに対し、より角度が小さい場合、特に角度が３０°よりも大きくかつ９０°よりも小さい場合に、より大きな値になる。
（【００１１】以降は省略されています）

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