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公開番号2025107957
公報種別公開特許公報(A)
公開日2025-07-22
出願番号2024103554
出願日2024-06-27
発明の名称メモリデバイスのメモリ構造および制御方法
出願人旺宏電子股ふん有限公司
代理人個人,個人,個人
主分類H10B 12/00 20230101AFI20250714BHJP()
要約【課題】データを記憶するためのキャパシタンスを配置せずに、回路面積を低減できるメモリ構造を提供する。
【解決手段】メモリ構造100は、基板SUB上に配置された複数の第1のトランジスタT1及び複数の第2のトランジスタT2を含む。第1のトランジスタは、第1のアレイに配置され、その第1の端部は、複数の第1のビットラインWBLに夫々結合され、そのゲートは、複数の第1のワードラインWWLに夫々結合される。第2のトランジスタは、第2のアレイに配置され、そのゲートは、第1のトランジスタの第2の端部にそれぞれ結合され、第2のトランジスタの第2の端部及び第1の端部は、第2のビットラインRBL及び第2のワードラインRWLに夫々結合される。第1のワードライン又は第1のビットラインは、基板の平面の法線方向に沿って延在し、第2のワードライン又は第2のビットラインは、法線方向に沿って延在する。
【選択図】図1
特許請求の範囲【請求項１】
第１のアレイに配置された複数の第１のトランジスタであって、前記第１のトランジスタの第１の端部は、複数の第１のビットラインにそれぞれ結合され、前記第１のトランジスタのゲートは、複数の第１のワードラインにそれぞれ結合される、複数の第１のトランジスタと、
第２のアレイに配置された複数の第２のトランジスタであって、前記第２のトランジスタのゲートは、前記第１のトランジスタの第２の端部にそれぞれ結合され、前記第２のトランジスタの第２の端部は、複数の第２のビットラインにそれぞれ結合され、前記第２のトランジスタの第１の端部は、複数の第２のワードラインにそれぞれ結合される、第２のトランジスタと、
を備え、
前記第１のトランジスタおよび前記第２のトランジスタは、基板上に配置され、前記第１のワードラインの各々および前記第１のビットラインの各々のうちの一方は、前記基板の平面の法線方向に沿って延在し、前記第２のワードラインの各々および前記第２のビットラインの各々のうちの一方は、前記法線方向に沿って延在している、メモリ構造。
続きを表示（約 1,200 文字）【請求項２】
前記第１のワードラインの各々と前記第１のビットラインの各々の延在方向は、互いに実質的に直交し、前記第２のワードラインの各々と前記第２のビットラインの各々の延在方向は、互いに実質的に直交している、請求項１に記載のメモリ構造。
【請求項３】
前記第１のアレイは、
Ｎ×Ｍ個（Ｎ、Ｍ：正の整数）のチャネルピラーと、
Ｍ個の第１の導電構造と、
を備え、前記第１の導電構造の各々は、Ｎ個のチャネルピラーを取り囲み、前記第１の導電構造の各々は、共通ゲートと、前記Ｎ個のチャネルピラーに対応する前記第１のトランジスタの前記第１のワードラインの各々とを形成する、請求項１に記載のメモリ構造。
【請求項４】
前記第２のアレイは、
対応する前記Ｎ×Ｍ個のチャネルピラーの第１の端部にそれぞれ結合された複数の第１の端部を有するＮ×Ｍ個のゲート構造と、
前記ゲート構造をそれぞれ取り囲むＮ×Ｍ個の第２の導電構造と、
Ｍ個の第３の導電構造と、
を備え、前記第３の導電構造の各々は、前記第２の導電構造のうちのＮ個を覆い、前記第３の導電構造は、前記第２のワードラインをそれぞれ形成する、請求項３に記載のメモリ構造。
【請求項５】
前記第１のビットラインの各々は、対応する前記チャネルピラーの第２の端部に結合される、請求項４に記載のメモリ構造。
【請求項６】
前記第２のビットラインの各々は、対応する前記ゲート構造の第２の端部に結合される、請求項４に記載のメモリ構造。
【請求項７】
前記第２の導電構造の各々の上で、前記第３の導電構造の各々と前記第２のビットラインの各々との間に前記第２のトランジスタの各々のチャネルが形成される、請求項６に記載のメモリ構造。
【請求項８】
前記ゲート構造の各々と、対応する前記チャネルピラーの各々は、同一の構造体である、請求項４に記載のメモリ構造。
【請求項９】
前記第１のワードラインの各々と前記第２のワードラインの各々の延在方向は、実質的に同一であり、前記第１のビットラインの各々と前記第２のビットラインの各々の延在方向は、実質的に同一である、請求項４に記載のメモリ構造。
【請求項１０】
前記第２のアレイは、
対応する前記Ｎ×Ｍ個のチャネルピラーの第１の端部にそれぞれ結合された複数の第１の端部を有するＮ×Ｍ個のゲート構造と、
前記ゲート構造をそれぞれ取り囲むＮ×Ｍ個の第２の導電構造と、
Ｎ個の第３の導電構造と、
を備え、前記第３の導電構造の各々は、前記第２の導電構造のうちのＭ個を取り囲み、前記第３の導電構造は、前記第２のワードラインをそれぞれ形成する、請求項３に記載のメモリ構造。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリデバイスのメモリ構造および制御方法に関し、特にダイナミックランダムアクセスメモリのメモリ構造およびメモリデバイスの制御方法に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
従来の技術分野では、ダイナミックランダムアクセスメモリのメモリセルは、１Ｔ１Ｃアーキテクチャを用いることによって構成されることが多い。この技術では、メモリセルの回路規模を調整する際に、キャパシタンスを形成する際のプロセスの複雑さが大きな障害を引き起こす。メモリの寸法が減少すると、キャパシタンスの面積の割合が大幅に増加する。
【０００３】
三次元積層によりダイナミックランダムアクセスメモリを構成することによって、ダイナミックランダムアクセスメモリのメモリ容量を効果的に増加させることができる。しかしながら、従来の１Ｔ１Ｃアーキテクチャでは、三次元積層構造においてキャパシタンスが多くの回路面積を占めるため、メモリの製造コストが上昇してしまう。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、データを記憶するためのキャパシタンスを配置する必要がなく、回路面積を効果的に低減できるメモリ構造を提供する。
【課題を解決するための手段】
【０００５】
本開示によるメモリ構造は、複数の第１のトランジスタおよび複数の第２のトランジスタを含む。第１のトランジスタは、第１のアレイに配置される。第１のトランジスタの第１の端部は、複数の第１のビットラインにそれぞれ結合され、第１のトランジスタのゲートは、複数の第１のワードラインにそれぞれ結合される。第２のトランジスタは、第２のアレイに配置される。第２のトランジスタのゲートは、第１のトランジスタの第２の端部にそれぞれ結合され、第２のトランジスタの第２の端部は、第２のビットラインにそれぞれ結合され、第２のトランジスタの第１の端部は、第２のワードラインにそれぞれ結合される。第１のトランジスタおよび第２のトランジスタは、基板上に配置される。それぞれの第１のワードラインおよびそれぞれの第１のビットラインのうちの一方は、基板の平面の法線方向に沿って延在し、それぞれの第２のワードラインおよびそれぞれの第２のビットラインのうちの一方は、法線方向に沿って延在する。
【０００６】
メモリデバイスの制御方法は、第１のアレイに配置された複数の第１のトランジスタを配置することであって、第１のトランジスタの第１の端部は、複数の第１のビットラインにそれぞれ結合され、第１のトランジスタのゲートは、複数の第１のワードラインにそれぞれ結合されることと、第２のアレイに配置された複数の第２のトランジスタを配置することであって、第２のトランジスタのゲートは、第１のトランジスタの第２の端部にそれぞれ結合され、第２のトランジスタの第２の端部は、複数の第２のビットラインにそれぞれ結合され、第２のトランジスタの第１の端部は、複数の第２のワードラインにそれぞれ結合されることと、第１のワードラインの各々と第１のビットラインの各々のうちの一方を基板の平面の法線方向に沿って延在させて第１の信号を提供することと、第２のワードラインの各々と第２のビットラインの各々のうちの一方を基板の平面の法線方向に沿って延在させて第２の信号を提供することと、を含む。
【発明の効果】
【０００７】
上記に基づいて、本開示によるメモリ構造では、メモリセルは、第１のトランジスタおよび第２のトランジスタを備える。第１のトランジスタおよび第２のトランジスタの結合端部は、データストレージノードとして使用することができる。このようにして、メモリセルに対してダイナミックランダムアクセスを実行するためにメモリセルを使用することができ、メモリセルは、蓄積容量を設けることなく回路のレイアウト面積を効果的に縮小することができる。
【図面の簡単な説明】
【０００８】
本発明の一実施形態によるメモリ構造の概略三次元構造図である。
【０００９】
本発明の一実施形態によるメモリ構造におけるメモリセルの等価回路図である。
【００１０】
本発明の一実施形態による図１のメモリ構造によって形成されるメモリセルアレイの概略回路図である。
（【００１１】以降は省略されています）

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