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公開番号2025100785
公報種別公開特許公報(A)
公開日2025-07-03
出願番号2025068779,2024530971
出願日2025-04-18,2023-06-29
発明の名称半導体装置の製造方法
出願人株式会社東芝,東芝マテリアル株式会社
代理人弁理士法人iX
主分類H01L 23/12 20060101AFI20250626BHJP(基本的電気素子)
要約【課題】銅部材の表面における粗さ曲線要素の平均長さRSmを制御したセラミックス銅回路基板を備える半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法では、セラミックス基板の一面に、銀、銅、及び活性金属から選ばれる1種以上を含有したろう材層を介して厚さ0.3mm以上の銅部材が接合されたセラミックス銅回路基板を作製する。前記セラミックス銅回路基板において、前記銅部材の表面から選ばれる任意の5か所のそれぞれにおいて粗さ曲線要素の平均長さRSmを測定した場合に、5つの前記平均長さRSmの平均値が40μm以上250μm以下である。前記製造方法では、前記銅部材の前記表面に、銀または銅を主成分とするペーストを塗布して乾燥させる。さらに、前記製造方法では、前記ペーストの上に半導体素子を搭載して前記銅部材と接合する。
【選択図】図3
特許請求の範囲【請求項１】
セラミックス基板の一面に、銀、銅、及び活性金属から選ばれる１種以上を含有したろう材層を介して厚さ０．３ｍｍ以上の銅部材が接合され、前記銅部材の表面から選ばれる任意の５か所のそれぞれにおいて粗さ曲線要素の平均長さＲＳｍを測定した場合に、５つの前記平均長さＲＳｍの平均値が４０μｍ以上２５０μｍ以下である、セラミックス銅回路基板を作製し、
前記銅部材の前記表面に、銀または銅を主成分とするペーストを塗布して乾燥させ、
前記ペーストの上に半導体素子を搭載して前記銅部材と接合する、半導体装置の製造方法。
続きを表示（約 820 文字）【請求項２】
前記５つの平均長さＲＳｍの前記平均値が６０μｍ以上１５０μｍ以下である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記５つの平均長さＲＳｍの最小値が３０μｍ以上である、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記５か所のそれぞれにおいて算術平均粗さＲａを測定した場合に、５つの前記算術平均粗さＲａの平均値が０．１μｍ以上０．７μｍ以下である、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記５か所のそれぞれにおいて粗さ曲線の最大谷深さＲｖを測定した場合に、５つの前記最大谷深さＲｖの平均値が０．５μｍ以上２μｍ以下である、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記５つの平均長さＲＳｍの最小値が３０μｍ以上である、請求項２に記載の半導体装置の製造方法。
【請求項７】
前記５か所のそれぞれにおいて粗さ曲線の最大谷深さＲｖを測定した場合に、５つの前記最大谷深さＲｖの平均値が０．５μｍ以上２μｍ以下である、請求項２に記載の半導体装置の製造方法。
【請求項８】
前記５か所のそれぞれにおいて粗さ曲線の最大谷深さＲｖを測定した場合に、５つの前記最大谷深さＲｖの平均値が０．５μｍ以上２μｍ以下である、請求項６に記載の半導体装置の製造方法。
【請求項９】
前記５か所のそれぞれにおいて算術平均粗さＲａを測定した場合に、いずれの算術平均粗さＲａも、０より大きく１．５μｍ以下である、請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記セラミックス基板の主成分は、窒化珪素、窒化アルミニウム、酸化アルミニウム、又は酸化ジルコニウムから選ばれる１種以上である、請求項１に記載の半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
後述する実施形態は、おおむね、半導体装置の製造方法に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
セラミックス基板と銅板を接合したセラミックス銅回路基板は、半導体素子などを実装する回路基板に用いられている。また、半導体素子の高性能化に伴い、ジャンクション温度が高くなることが見込まれている。これに伴い、半導体素子の実装をＡｇナノ粒子を用いた接合が検討されている。Ａｇナノ粒子を用いた接合を行うにあたり、金属板表面にＡｇ層を設けることが検討されている。例えば、特許第６２６２９６８号公報（特許文献１）に記載のセラミックス回路基板は、セラミックス基板とアルミ板とを接合層を介して接合した回路基板の表面粗さ（算術平均粗さＲａ）を改良したものである。また、半導体素子などの実装にはＡｇペーストが用いられている。銀層との密着性を向上させるために銅板表面にメッキ膜を施すことも行われている。メッキ膜にはＮｉ－Ｐメッキ膜が用いられている。例えば、特開２０１９-４１１０８号公報（特許文献２）では、銅表面に凹部を設けることが示されている。
【先行技術文献】
【特許文献】
【０００３】
特許第６２６２９６８号公報
特開２０１９-４１１０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
前述のように、半導体素子との接合性を向上させるために、銀（Ａｇ）ペーストを用いることが行われていた。一方で、セラミックス銅回路基板の銅部材上に銀（Ａｇ）層を設けたとき、接合強度が低下する現象が起きていた。この原因を追究したところ、銅部材の表面における粗さ曲線要素の平均長さＲＳｍが原因であることが判明した。本発明は、このような問題に対処するためのものであり、銅部材の表面における粗さ曲線要素の平均長さＲＳｍを制御したセラミックス銅回路基板を備える半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法では、セラミックス基板の一面に、銀、銅、及び活性金属から選ばれる１種以上を含有したろう材層を介して厚さ０．３ｍｍ以上の銅部材が接合されたセラミックス銅回路基板を作製する。前記セラミックス銅回路基板において、前記銅部材の表面から選ばれる任意の５か所のそれぞれにおいて粗さ曲線要素の平均長さＲＳｍを測定した場合に、５つの前記平均長さＲＳｍの平均値が４０μｍ以上２５０μｍ以下である。前記製造方法では、前記銅部材の前記表面に、銀または銅を主成分とするペーストを塗布して乾燥させる。さらに、前記製造方法では、前記ペーストの上に半導体素子を搭載して前記銅部材と接合する。
【図面の簡単な説明】
【０００６】
実施形態に係るセラミックス銅回路基板の一例を示す模式図。
実施例における接合強度（ピール強度）試験の方法を示す模式図。
実施形態に係る半導体装置の一例を示す模式図。
【発明を実施するための形態】
【０００７】
実施形態に係る半導体装置の製造方法では、セラミックス基板の一面に、銀、銅、及び活性金属から選ばれる１種以上を含有したろう材層を介して厚さ０．３ｍｍ以上の銅部材が接合されたセラミックス銅回路基板を作製する。前記セラミックス銅回路基板において、前記銅部材の表面から選ばれる任意の５か所のそれぞれにおいて粗さ曲線要素の平均長さＲＳｍを測定した場合に、５つの前記平均長さＲＳｍの平均値が４０μｍ以上２５０μｍ以下である。前記製造方法では、前記銅部材の前記表面に、銀または銅を主成分とするペーストを塗布して乾燥させる。さらに、前記製造方法では、前記ペーストの上に半導体素子を搭載して前記銅部材と接合する。
【０００８】
本願の図面について説明する。図１は、本発明の実施形態に係るセラミックス銅回路基板の一例を示す模式図である。図１は、２つの銅板をセラミックス基板の両面にそれぞれ接合した例を示す。銅板は、銅部材の一例である。図１において、１はセラミックス銅回路基板、２はセラミックス基板、３は銅板（表銅板）、４は銅板（裏銅板）、５はろう材層（活性金属ろう材層）である。
【０００９】
図１に示すセラミックス銅回路基板１では、セラミックス基板２の両面に、ろう材層５をそれぞれ介して銅板３と銅板４が配置されている。図１に示す構造では、銅板３に回路形状が付与され、銅板４が放熱板として用いられている。便宜上、銅板３を表銅板、銅板４を裏銅板と呼ぶ。また、表銅板３は、２つ配置されている。実施形態に係るセラミックス銅回路基板１は、このような形態に限定されない。セラミックス基板２に３つ以上の表銅板３が設けられても良いし、１つのみの表銅板３が設けられても良い。また、セラミックス銅回路基板１は、裏銅板４に回路形状が付与された構造を有していても良い。又は、セラミックス銅回路基板１は、裏銅板４が設けられずに、表銅板３のみが設けられた構造を有していてもよい。図１には、セラミックス基板２の両面にそれぞれ銅板が接合された例を示した。裏銅板４が放熱部材として用いる場合、裏銅板４の代わりにアルミニウム板が放熱板として用いられてもよい。
【００１０】
図２は、本発明の実施例における接合強度（ピール強度）試験の方法を示す模式図である。図２において、１はセラミックス銅回路基板であり、６は接合層、７は銀リボンである。図２に示した通り、ピール強度試験は銀リボンを用いて行った。図３は、本発明の実施形態に係る半導体装置の一例を示す模式図である。図３において、６は接合層であり、８は半導体素子であり、９は半導体装置である。図３に記載された半導体装置９では、１つの半導体素子８が表銅板３に搭載されている。半導体装置９において、複数の半導体素子８が設けられてもよい。１つの表銅板３に、複数の半導体素子８が搭載されてもよい。また、図３に示す例では、半導体装置９が接合層６（ろう材層）を備えるが、接合層６が設けられず、表銅板３と半導体素子８が直接接合されても良い。
（【００１１】以降は省略されています）

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