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公開番号2025086986
公報種別公開特許公報(A)
公開日2025-06-10
出願番号2023201313
出願日2023-11-29
発明の名称半導体装置、および半導体装置の製造方法
出願人ローム株式会社
代理人弁理士法人深見特許事務所
主分類H10D 30/68 20250101AFI20250603BHJP()
要約【課題】半導体装置への書き込み特性を向上させる。
【解決手段】
ゲート電極63に、少なくとも1つの第1凹部301が形成されている。少なくとも1つの第1凹部301に第2電荷蓄積膜78の一部が埋込まれている。
【選択図】図5
特許請求の範囲【請求項１】
主面を有する半導体層と、
前記主面に形成された第１導電型の第１領域と、
前記主面に形成され、前記半導体層の厚さ方向である第１方向と直交する第２方向において第１領域と離間している第１導電型の第２領域と、
前記主面において前記第１領域と前記第２領域との間に形成された第２導電型のチャネル領域と、
前記チャネル領域に対向して配置されるゲート電極と、
電荷を蓄積する電荷蓄積膜とを備え、
前記電荷蓄積膜は、前記ゲート電極を前記第１方向から平面視したときの前記ゲート電極に形成され、
前記ゲート電極に、少なくとも１つの第１凹部が形成されており、
前記少なくとも１つの第１凹部に前記電荷蓄積膜の一部が埋込まれている、半導体装置。
続きを表示（約 920 文字）【請求項２】
前記ゲート電極は、前記第１方向および前記第２方向に直交する第３方向に延伸し、
前記ゲート電極を前記第１方向から平面視したときの前記第３方向に沿う第１長辺に、前記少なくとも１つの第１凹部が形成される、請求項１に記載の半導体装置。
【請求項３】
前記少なくとも１つの第１凹部は複数の第１凹部である、請求項２に記載の半導体装置。
【請求項４】
前記第１方向から平面視したときの前記第１凹部の開口部の前記第３方向の長さが、前記第１凹部が形成されていない箇所の前記電荷蓄積膜の前記第２方向の長さで除算された値は、２以下である、請求項２または請求項３に記載の半導体装置。
【請求項５】
第１長さは、第２長さよりも長く、
前記第１長さは、前記ゲート電極を前記第１方向から平面視したときに、前記第１凹部が形成されていない箇所の前記第２方向の最短の長さであり、
前記第２長さは、前記ゲート電極を前記第１方向から平面視したときに、前記第１凹部が形成された箇所の前記第２方向の最短の長さである、請求項２または請求項３に記載の半導体装置。
【請求項６】
前記第１長さが前記第２長さにより除算された値は、１．１１以上、２以下である、請求項５に記載の半導体装置。
【請求項７】
前記ゲート電極を前記第１方向から平面視したときの前記第３方向に沿い、かつ第１長辺と対向する第２長辺に、少なくとも１つの第２凹部が形成され、
前記少なくとも１つの第２凹部に前記電荷蓄積膜の一部が埋込まれている、請求項２または請求項３に記載の半導体装置。
【請求項８】
前記少なくとも１つの第２凹部は複数の第２凹部である、請求項７に記載の半導体装置。
【請求項９】
前記少なくとも１つの第１凹部の形状は、前記第１方向から平面視したときに多角形状である、請求項１～請求項３のいずれか１項に記載の半導体装置。
【請求項１０】
前記多角形状は、三角形である、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置、および半導体装置の製造方法に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
たとえば、特開２０２３－１７３８７号公報（特許文献１）には、半導体装置により構成されるメモリが開示されている。このメモリは、複数のメモリセルを含み、各メモリセルは、第１ゲート電極と、第２ゲート電極と、第１電極ゲート電極および第２ゲート電極の間に配置された一体型サイドウォール構造とを備える。
【０００３】
この半導体装置においては、該半導体装置（メモリ）に対する書込動作時における電荷が、第１ゲート電極の側部の近傍、および一体型サイドウォール構造に蓄積される。これにより、従来の半導体装置は、書込動作時における電荷の蓄積量を増加させるという装置であった。
【先行技術文献】
【特許文献】
【０００４】
特開２０２３－１７３８７号公報［概要］しかしながら、上述の半導体装置においては、電荷の蓄積量を増加させるために第２ゲート電極、および一体型サイドウォール構造を設置する必要があった。したがって、上述の半導体装置においては、半導体装置の設計自由度が低下するという問題が生じ得る。
【０００５】
本開示の一態様による半導体装置は、半導体層と、第１領域と、第２領域と、チャネル領域と、ゲート電極と、電荷蓄積膜とを備える。半導体層は、主面を有する。第１領域は、主面に形成された第１導電型の領域である。第２領域は、主面に形成され、半導体層の厚さ方向である第１方向と直交する第２方向において第１領域と離間している第１導電型の領域である。チャネル領域は、主面において第１領域と第２領域との間に形成された第２導電型の領域である。ゲート電極は、チャネル領域に対向して配置される。電荷蓄積膜は、電荷を蓄積する。電荷蓄積膜は、ゲート電極を第１方向から平面視したときのゲート電極に形成される。ゲート電極に、少なくとも１つの第１凹部が形成されている。少なくとも１つの第１凹部に電荷蓄積膜の一部が埋込まれている。
【０００６】
本開示の一態様による半導体装置の製造方法は、主面を有する半導体層を準備することと、ゲート電極および電荷を蓄積する電荷蓄積膜を形成することと、第１導電型の第１領域と、第１導電型の第２領域とを主面に形成することと、第２導電型のチャネル領域を主面に形成することとを備える。第２領域は、半導体層の厚さ方向である第１方向と直交する第２方向において第１領域と離間している領域である。チャネル領域は、主面に第１領域と第２領域との間に形成される領域である。ゲート電極は、チャネル領域に対向して形成される。ゲート電極の表面には、少なくとも１つの第１凹部が形成されている。電荷蓄積膜は、ゲート電極を第１方向から平面視したときのゲート電極に形成される。電荷蓄積膜を形成することは、少なくとも１つの第１凹部に電荷蓄積膜の一部が埋込まれることを含む。
【図面の簡単な説明】
【０００７】
図１は、本実施形態に係る半導体装置１の模式的な斜視図である。
図２は、メモリ回路の全体構成を示すブロック図である。
図３は、メモリセルをＺ軸方向から平面視した場合の平面図である。
図４は、図３の線Ｘ１－Ｘ１における断面図である。
図５は、本実施の形態の半導体装置の要部を示す図である。
図６は、第１凹部が形成されている箇所の拡大図である。
図７は、凹部が形成されている箇所の断面図である。
図８は、半導体装置の製造方法のフローチャートである。
図９は、半導体装置の製造方法の工程を示す図である。
図１０は、半導体装置の製造方法の工程を示す図である。
図１１は、半導体装置の製造方法の工程を示す図である。
図１２は、半導体装置の製造方法の工程を示す図である。
図１３は、半導体装置の製造方法の工程を示す図である。
図１４は、半導体装置の製造方法の工程を示す図である。
図１５は、半導体装置の製造方法の工程を示す図である。
図１６は、半導体装置の製造方法の工程を示す図である。
図１７は、半導体装置の製造方法の工程を示す図である。
図１８は、半導体装置の製造方法の工程を示す図である。
図１９は、半導体装置の製造方法の工程を示す図である。
図２０は、半導体装置の製造方法の工程を示す図である。
図２１は、半導体装置の製造方法の工程を示す図である。
図２２は、第２の比較例の半導体装置のゲート電極などが示された図である。
図２３は、第２実施形態のゲート電極等を示す図である。
図２４は、第３実施形態のゲート電極等を示す図である。［詳細な説明］図面に基づいて本開示の実施の形態の詳細について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。以下に記載する実施の形態の少なくとも一部の構成を任意に組み合わせてもよい。
【０００８】
＜第１実施形態＞
［半導体装置の斜視図］
図１は、本実施形態に係る半導体装置１の模式的な斜視図である。本実施形態においては、半導体装置１は、アナログＬＳＩである。半導体装置１は、ＬＳＩ（Large Scale Integrated circuits）の回路の構成要素の一つとして、メモリ回路２と、ロジック回路３とを備える。メモリ回路２には、たとえば、情報（データ）を１回のみ書き込むことができる一方、当該情報を消去できないメモリ素子（ＯＴＰ：One-Time Programmable）が形成され得る。また、メモリ回路２には、たとえば、情報（データ）を複数回書き込むことができるメモリ素子（ＭＴＰ：Multi-Time Programmable）が形成され得る。なお、半導体装置１は、たとえば、チップ状のＬＳＩであってもよい。
【０００９】
図１に示すように、半導体装置１の厚み方向は、Ｚ軸方向とも称される。また、Ｚ軸方向と直交する２軸をＸ軸方向およびＹ軸方向とする。Ｚ軸方向は、本開示の「第１方向」に対応する。Ｘ軸方向は、本開示の「第２方向」に対応する。Ｙ軸方向は、本開示の「第３方向」に対応する。
【００１０】
［半導体装置１のブロック図］
図２は、メモリ回路２の全体構成を示すブロック図である。図２に示すように、メモリアレイ５と、周辺回路６とを含む。メモリアレイ５は、行列状（＝ｍ×ｎ）に配列されることによって構成される。たとえば、ｍ＝１０２４、およびｎ＝１０２４とされる。このように、メモリアレイ５は、複数のメモリセル４を含む。図２では、１つのメモリセル４は、ハッチングが付されて示されている。
（【００１１】以降は省略されています）

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